具有减小的形式因子的存储器装置解串行器电路的制作方法
1.本公开的实施例大体上涉及存储器子系统，且更具体地说，涉及用于具有减小的形式因子的存储器装置解串行器电路。
背景技术：
2.存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可例如为非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据以及从存储器装置检索数据。
技术实现要素：
3.在一个方面，本公开提供一种存储器装置，所述存储器装置包括：存储器阵列，其以操作方式耦合到阵列数据总线；以及解串行器电路，其以操作方式与所述阵列数据总线耦合，所述解串行器电路包括：第一环形计数器部分，其包括第一组触发器电路以基于参考时钟输入而顺序地输出一组上升沿时钟信号；第二环形计数器部分，其包括第二组触发器电路以基于所述参考时钟输入顺序地输出一组下降沿时钟信号；上升数据电路部分，其包括第三组触发器电路，其中所述第三组触发器电路中的每一者响应于所述一组上升沿时钟信号中的上升沿时钟信号而接收一组上升数据部分中的上升数据部分；以及下降数据电路部分，其包括第四组触发器电路，其中所述第四组触发器电路中的每一者响应于所述一组下降沿时钟信号中的下降沿时钟信号而接收一组下降数据部分中的下降数据部分；其中所述第三组触发器电路输出所述一组上升数据部分且所述第四组触发器电路输出所述一组下降数据部分以响应于共同时钟信号而生成经同步数据流以输出到所述阵列数据总线。
4.在另一方面，本公开提供一种存储器子系统，所述存储器子系统包括：存储器装置，其包括以操作方式耦合到存储器阵列的阵列数据总线的电路；以及控制逻辑，其以操作方式与所述电路耦合，以执行包括以下各项的操作：在第一时域中解串行化串行数据流以生成一组上升数据部分或一组下降数据部分中的至少一者；以及在第二时域中使用由环形计数器部分生成的一组上升沿时钟信号或一组下降沿时钟信号中的至少一者来使所述一组上升数据部分或所述一组下降数据部分中的所述至少一者同步。
5.在又一方面，本技术提供一种存储器装置的解串行器电路，所述解串行器电路包括：环形计数器部分，其包括第一组触发器电路以基于参考时钟输入而顺序地输出一组上升沿时钟信号；第一上升数据电路部分，其耦合到所述环形计数器部分，所述第一上升数据电路部分包括第二组触发器电路，其中所述第二组触发器电路中的每一者响应于所述一组上升沿时钟信号中的第一相应上升沿时钟信号而接收第一串行输入流的第一组上升数据部分中的上升数据部分；以及第二上升数据电路部分，其耦合到所述环形计数器部分，所述第二上升数据电路部分包括第三组触发器电路，其中所述第三组触发器电路中的每一者响应于所述一组上升沿时钟信号中的第二相应上升沿时钟信号而接收第二串行输入流的第二组上升数据部分中的上升数据部分。
附图说明
6.根据下文给出的详细描述和本公开的各种实施例的附图，将更充分地理解本公开。
7.图1说明根据本公开的一些实施例的包含存储器子系统的实例计算系统。
8.图2是根据本公开的一些实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。
9.图3a是根据本公开的实施例的实例基于环形计数器的解串行器电路的示意性图解说明。
10.图3b是根据本公开的实施例的基于环形计数器的解串行器电路和对应时钟信号的实例第一环形计数器部分和第二环形计数器部分的示意性图解说明。
11.图4说明根据本公开的实施例的基于环形计数器的解串行器电路的实例上升数据电路部分和下降数据电路部分。
12.图5说明根据本公开的一些实施例的基于环形计数器的解串行器电路的锁存器和触发器电路的时钟信号波形和状态。
13.图6说明根据本公开的一些实施例的基于1到16环形计数器的解串行器的实例。
14.图7说明根据本公开的实施例的包含共享环计数器部分的多个基于1到8环形计数器的解串行器的实例。
15.图8是本公开的实施例可在其中操作的实例计算机系统的框图。
具体实施方式
16.本公开的各方面涉及一种具有减小的形式因子的存储器装置解串行器电路。存储器子系统可以是存储装置、存储器模块或存储装置与存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。通常，主机系统可利用存储器子系统，所述存储器子系统包含一或多个组件，例如存储数据的存储器装置。主机系统可提供数据以存储在存储器子系统处，且可请求从存储器子系统检索数据。
17.存储器子系统可包含高密度非易失性存储器装置，其中当没有电力供应到存储器装置时期望保持数据。非易失性存储器装置的一个实例是与非(nand)存储器装置。下文结合图1描述非易失性存储器装置的其它实例。非易失性存储器装置是一或多个裸片的封装。每个裸片可由一或多个平面组成。对于一些类型的非易失性存储器装置(例如，nand装置)，每一平面由一组物理块组成。每个块由一组页组成。每个页由一组存储器单元(“单元”)组成。单元是存储信息的电子电路。取决于单元类型，单元可存储一或多个位的二进制信息，且具有与存储的位数目相关的各种逻辑状态。逻辑状态可表示为二进制值，例如“0”和“1”，或此类值的组合。
18.存储器装置可由布置成二维或三维网格的位构成。存储器单元以列(下文也称为位线)和行(下文也称为字线)阵列的形式蚀刻到硅晶片上。字线可指存储器装置中与一或多个位线一起使用以生成每个存储器单元的地址的一或多行存储器单元。位线和字线的相交处构成存储器单元的地址。下文中，块是指存储器装置中用于存储数据的单元，且可包含存储器单元组、字线组、字线或个别存储器单元。
19.主机系统可发起与存储器阵列相关联的存储器存取操作(例如，编程操作)。存储
器装置包含串行输入/输出(i/o)接口，其包含以操作方式耦合到存储器子系统的存储器控制器的一系列i/o衬垫。所述衬垫用于提供串行高频输入数据流以用于经由输入数据总线将数据传输到存储器阵列。在一些存储器装置中，解串行器电路用于实现数据从串行输入数据流移动到存储器阵列的宽位宽阵列总线。解串行器电路经由串行数据总线(例如，8位总线)接收高速串行数据，且将来自输入数据总线的串行数据转换为n位(例如，64位、128位等)并行低速数据流。
20.串行数据总线的数据流包含多个信号，所述信号包含数据信号(例如，dq)和选通或时钟信号(例如，dqs)。在用于使数据同步的时钟的每个沿上发出数据(例如，数据字节)(例如，第一数据字节与时钟的第一上升沿同步，第二数据字节与时钟的第一下降沿同步，第三数据字节与时钟的第二上升沿同步，第四数据字节与时钟的第二下降沿同步，诸如此类)。
21.举例来说，典型的1到8解串行器可用于管理8位串行输入数据总线与64位并行阵列数据总线之间的输入路径。在其它实例中，1到16解串行器可用于管理8位串行输入数据总线与128位并行阵列数据总线之间的输入路径，诸如此类。解串行器支持多个频域(例如，x1频域、x2频域和x4频域)，每个频域包含多个电路元件以对上升数据和下降数据的数据流进行解串行化和同步。
22.在解串行化过程之前，一些存储器装置包含x1域中的多个触发器(ff)电路以使上升数据和下降数据同步。每个触发器电路包含配置为沿触发装置的一对锁存器(l)电路，所述沿触发装置在控制信号(例如，时钟信号)从高变到低或从低变到高时改变状态。在操作中，每个触发器电路对脉冲变换敏感，且仅在时钟脉冲的上升沿或下降沿上传播(例如，输出)。在这些存储器装置中，多个触发器电路用于通过在将数据传送到解串行器之前临时锁存或存储数据输入数据流的相应数据位来使数据同步。
23.另外，每个触发器电路与延迟时间(tclk2q)和设置时间(例如，在触发器中锁存正确数据所需的最少时间)相关联。由于典型解串行器在解串行化之前同步高频x1域中的上升和下降数据，因此形成关键路径(例如，从输入到输出的具有最大延迟的路径)。举例来说，为了确保高效且准确的数据传输，x1域中的同步阶段中的触发器的延迟时间(tclk2q)和设置时间(tsetup)的总和必须小于时钟周期(tck)(即，从一个上升沿到下一上升沿的时间)的二分之一。在这方面，在x1域中同步(例如，在解串行化之前同步)的典型解串行器产生基于半时钟周期(例如，tclk2q+tsetup《0.5tck)的严格关键路径要求。
24.由x1域中的一组触发器电路生成的经同步上升和下降数据流被提供到解串行器电路以用于解串行化和第二阶段的同步。解串行器包含经配置以对上升和下降数据解串行化和同步的另一组触发器电路。举例来说，为了管理不同频域，解串行器使用由时钟分频器处理的主时钟或参考时钟(例如，iclk_x1)以在x2域中生成双周期时钟信号(例如，iclk_x2)和在x4域中生成四周期时钟信号(例如，iclk_x4)。经同步上升和下降数据流的位值(例如，一个dq)由多个触发器存储，且使用四周期时钟信号在x4域中同步。
25.不利地，对于典型的1到16解串行器，此方法需要使用大量触发器电路(例如，大约45个触发器)。由于每个触发器电路包含一对锁存器电路，因此每个触发器具有的门的数量是锁存器电路的两倍。因此，在典型解串行器配置中采用的触发器的较大数目具有相应大的形式因子，所述相应大的形式因子会消耗存储器装置内相当大部分的可用物理面积。鉴
于对电路面积的减小的需求增加，这提出了一个问题(例如，阵列的电路的高度)。具有因触发器电路的较大数目所致的较大形式因子(在x和y这两个方向上)的解串行器会增加数据路径功耗且降低输入/输出速度。除了物理空间消耗之外，典型的解串行器电路可能消耗存储器装置中的数据总线突发写入电流的约50％的可用峰值电流电平。
26.此外，存储器阵列大小的扩展引起对面积管理、功率减小和峰值电流消耗的需求增加。然而，如上文所描述，典型解串行器电路需要使用大量触发器电路来将输入数据总线的数据流转换成多个并行流以用于经由阵列数据总线传输，这会导致高度的面积、功率和峰值电流消耗。
27.本公开的各方面通过实施基于环形计数器的解串行器电路以将经由串行输入总线接收的数据转换成适于存储器装置中的存储器阵列的并行总线的格式来解决以上和其它不足。在一个实施例中，环形计数器电路部分用于生成且管理一组时钟信号以用于经由串行输入总线与n位并行阵列数据总线之间的输入路径来解串行化和同步数据流的上升数据和下降数据。在实施例中，环形计数器电路部分包含第一环形计数器部分，所述第一环形计数器部分包含第一组触发器(ff)，所述第一组触发器连接到移位寄存器以管理与具有最高频率的主时钟信号或参考时钟信号(本文中还被称作“iclk_x1”或“参考时钟”)的上升沿相关联的一组时钟信号。将包含一系列上升沿和下降沿的参考时钟作为时钟信号提供到第一环形计数器部分的第一组触发器中的每一者。在基于环形计数器的配置中，每个触发器生成对应于上升沿时钟信号(例如，clk_r_sel1、clk_r_sel2、clk_r_sel3和clk_r_sel4)的输出。
28.在实施例中，基于环形计数器的解串行器电路300的环形计数器电路部分310包含第二环形计数器部分154，所述第二环形计数器部分包含连接到移位寄存器的第二组触发器以管理与参考时钟波形的下降沿相关联的一组时钟信号。第二组触发器中的每一者生成对应于下降沿时钟信号(例如，clk_f_sel1、clk_f_sel2、clk_f_sel3和clk_f_sel4)的输出。
29.在实施例中，基于环形计数器的解串行器电路300使用由第一环形计数器部分153和第二环形计数器部分154生成的上升沿时钟信号和下降沿时钟信号以单独地解串行化上升数据(例如，包含部分d0、d2、d4和d6的上升数据流)和下降数据(例如，包含部分d1、d3、d5和d7的下降数据流)。在实施例中，在单独解串行化上升数据和下降数据之后，使用共同时钟信号(例如，clk_f_sel1)对解串行的上升数据集和解串行的下降数据集进行同步以生成经同步数据流，所述经同步数据流经由阵列数据总线303提供到存储器阵列304。下文参考图3b更详细地描述环形计数器部分310的第一环形计数器部分153和第二环形计数器部分154的各方面。
30.在实施例中，基于环形计数器的解串行器电路使用锁存器的集合来单独地且在同步之前对上升数据和下降数据进行解串行化。相比于典型解串行器电路，在解串行化阶段中使用相比于触发器具有更少门和更小面积的锁存器电路会减少电路中的触发器的数目。触发器的数目减少引起基于环形计数器的解串行器电路所消耗的面积、功率和峰值电流的减少。另外，基于环形计数器的解串行器电路通过执行一个时钟域传送而改善对定时要求的管理。此外，与典型解串行器电路的二分之一时钟周期关键路径限制相比，在同步之前对上升和下降的解串行化建立了改进的关键路径(例如，tsetup+thold《tck)。因此，通过采用
根据本公开的实施例的基于环形计数器的解串行器电路来消除具有二分之一时钟周期(tck)容限的关键路径。
31.通过与多个上升/下降数据电路部分共享基于环形计数器的解串行器的环形计数器电路部分来实现另一优点。通过多个上升/下降数据电路部分共享环形计数器电路部分实现对应电路系统消耗的面积的进一步减小。举例来说，一组四个数据流(例如，四个dq)可共享一个环形计数器部分，由此减少根据本公开的实施例的解串行器电路电路系统消耗的面积。
32.图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类装置的组合。
33.存储器子系统110可以是存储装置、存储器模块，或存储装置与存储器模块的混合。存储装置的实例包含固态驱动器(ssd)、快闪驱动器、通用串行总线(usb)快闪驱动器、嵌入式多媒体控制器(emmc)驱动器、通用快闪存储(ufs)驱动器、安全数字(sd)和硬盘驱动器(hdd)。存储器模块的实例包含双列直插式存储器模块(dimm)、小型dimm(so-dimm)以及各种类型的非易失性双列直插式存储器模块(nvdimm)。
34.计算系统100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、载具(例如，飞机、无人机、火车、汽车或其它运输工具)、具有物联网(iot)功能的装置、嵌入式计算机(例如，包含在载具、工业设备或联网商用装置中的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。
35.计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与...耦合”通常是指组件之间的连接，所述连接可以是间接通信连接或直接通信连接(例如不具有居间组件)，无论有线或无线，包含例如电连接、光学连接、磁连接等连接。
36.主机系统120可包含处理器芯片组和由所述处理器芯片组执行的软件栈。处理器芯片组可包含一或多个核心、一或多个高速缓存、存储器控制器(例如，nvdimm控制器)，和存储协议控制器(例如，pcie控制器、sata控制器)。主机系统120使用存储器子系统110，以例如将数据写入到存储器子系统110和从存储器子系统110读取数据。
37.主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(sata)接口、外围组件互连高速(pcie)接口、通用串行总线(usb)接口、光纤通道、串行附接scsi(sas)、双数据速率(ddr)存储器总线、小型计算机系统接口(scsi)、双列直插式存储器模块(dimm)接口(例如，支持双数据速率(ddr)的dimm套接接口)等。所述物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过物理主机接口(例如，pcie总线)与主机系统120耦合时，主机系统120可进一步利用nvm高速(nvme)接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据以及其它信号的接口。图1说明存储器子系统110以作为实例。总的来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
38.存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器
装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(ram)，例如动态随机存取存储器(dram)和同步动态随机存取存储器(sdram)。
39.非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(nand)型快闪存储器和就地写入存储器，例如三维交叉点(“3d交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。nand型快闪存储器包含例如二维nand(2dnand)和三维nand(3d nand)。
40.存储器装置130中的每一者可包含一或多个存储器单元阵列。一个类型的存储器单元，例如单层级单元(slc)，可每单元存储一个位。其它类型的存储器单元，例如多层级单元(mlc)、三层级单元(tlc)、四层级单元(qlc)和五层级单元(plc)，可每单元存储多个位。在一些实施例中，存储器装置130中的每一者可包含一或多个存储器单元阵列，例如slc、mlc、tlc、qlc或这些的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的slc部分以及mlc部分、tlc部分、qlc部分或plc部分。存储器装置130中的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，nand)，页可经分组以形成块。
41.虽然描述了例如非易失性存储器单元的3d交叉点阵列以及nand型快闪存储器(例如，2d nand、3d nand)的非易失性存储器组件，但存储器装置130可基于任何其它类型的非易失性存储器，例如，只读存储器(rom)、相变存储器(pcm)、自选存储器、其它基于硫族化物的存储器、铁电晶体管随机存取存储器(fetram)、铁电随机存取存储器(feram)、磁随机存取存储器(mram)、自旋转移力矩(stt)-mram、导电桥接ram(cbram)、电阻性随机存取存储器(rram)、基于氧化物的rram(oxram)、或非(nor)快闪存储器，或电可擦除可编程只读存储器(eeprom)。
42.存储器子系统控制器115(或简单起见，控制器115)可与存储器装置130通信以执行操作，例如，在存储器装置130处读取数据、写入数据或擦除数据，以及其它此类操作。存储器子系统控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器，或其组合。硬件可包含具有用以执行本文中所描述的操作的专用(即，硬译码)逻辑的数字电路系统。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)等)或其它合适的处理器。
43.存储器子系统控制器115可以是处理装置，其包含经配置以执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所说明实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其经配置以存储用于执行控制存储器子系统110的操作的各种过程、操作、逻辑流和例程(包含处置存储器子系统110与主机系统120之间的通信)的指令。
44.在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(rom)。尽管将图1中的实例存储器子系统110说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，且可能改为依靠(例如由外部主机或由与存储
器子系统分开的处理器或控制器提供的)外部控制。
45.总的来说，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换成指令或合适的命令，以实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、无用单元收集操作、错误检测和错误校正码(ecc)操作、加密操作、缓存操作，以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(lba)、名称空间)和物理地址(例如，物理块地址)之间的地址转译。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换为命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换为用于主机系统120的信息。
46.存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，dram)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址且解码所述地址以对存储器装置130进行存取。
47.在一些实施例中，存储器装置130包含结合存储器子系统控制器115操作以在存储器装置130的一或多个存储器单元上执行操作的本地媒体控制器135。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子系统110是受管理存储器装置，其包含具有裸片上的控制逻辑(例如，本地媒体控制器135)和用于同一存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理nand(mnand)装置。
48.在一个实施例中，存储器子系统110包含存储器接口组件113。存储器接口组件113负责处理存储器子系统控制器115与存储器子系统110的存储器装置(例如，存储器装置130)的交互。举例来说，存储器接口组件113可将对应于从主机系统120接收的请求的存储器存取命令发送到存储器装置130，所述存储器存取命令例如编程命令、读取命令或其它命令。另外，存储器接口组件113可从存储器装置130接收数据，例如响应于读取命令或成功执行编程命令的确认而检索的数据。举例来说，存储器子系统控制器115可包含处理器117(处理装置)，所述处理器经配置以执行存储在本地存储器119中的指令以用于执行本文所描述的操作。
49.在实施例中，存储器装置130包含解串行器电路150以解串行化由主机系统120经由串行输入数据总线提供的输入数据流以预配到存储器装置130的存储器单元阵列。根据实施例，解串行器电路150包含经配置以执行第一阶段和第二阶段的上升数据电路部分151、下降数据电路部分152、第一环形计数器部分153和第二环形计数器部分154，在第一阶段期间，输入数据流的上升数据和下降数据被单独地解串行化，在第二阶段期间，解串行的上升数据和下降数据经同步以用于输出到存储器单元阵列(例如，图2的存储器单元阵列204)。
50.在实施例中，上升数据电路部分151包含第一组高层级传送锁存器电路(在本文中称为“锁存器(latch/latches)”或在图中表示为“l”)，所述第一组高层级传送锁存器电路经配置以接通且经由对应输出以顺序方式传送上升数据，以基于参考时钟波形的上升沿序列对上升数据进行解串行化。在实施例中，下降数据电路部分152包含第二组锁存器，所述
第二组锁存器经配置以接通且经由对应输出以顺序方式传送下降数据，以基于参考时钟波形的下降沿序列对下降数据进行解串行化。
51.在实施例中，上升数据部分(例如，d0、d2、d4、d8等)由第一组锁存器基于上升沿时钟信号按顺序传送到对应第一组触发器。在实施例中，下降数据部分(例如，d1、d3、d5、d7等)由第二组锁存器基于下降沿时钟信号按顺序传送到对应第二组触发器。
52.在实施例中，在数个循环(例如，4个循环)之后，执行同步阶段，其中对应于上升电路部分的第一组触发器的上升数据部分(例如，d0、d2、d4和d6)和对应于下降电路部分的第二组触发器的下降数据部分(d1、d3、d5和d7)在一个时钟循环中使用共同时钟信号(例如，clk_f_sel1)一起锁存为到存储器阵列的单个输出。
53.在实施例中，由于包含解串行的上升数据和下降数据的触发器的输出基于共同下降时钟信号(clk_f_sel1)而锁存和同步，因此第一锁存器(l1)的输出被馈送到辅助锁存器(l1x)的输入，以确保适当的保持时间容限(例如，由于clk_r_sel1信号的第二循环在上升和下降数据部分基于共同时钟信号(例如，clk_f_sel1)而同步或锁存之前发生)。在实施例中，辅助锁存器(l1x)基于参考时钟波形的第二上升沿(例如，clk_r_sel2)计时(例如，接收时钟信号)。
54.在一个实施例中，第一环形计数器部分153和第二环形计数器部分154经配置以管理一组时钟信号，以供上升数据电路部分151和下降数据电路部分152解串行化和同步经由串行输入总线接收的上升数据和下降数据以用于输出到n位(例如，64位、128位等)并行阵列数据总线。
55.在实施例中，第一环形计数器部分153包含连接到移位寄存器中的第一组触发器以管理与参考时钟信号(iclk_x1)的上升沿相关联的一组时钟信号。在实施例中，第二环形计数器部分154包含连接到移位寄存器中的第二组触发器以管理与参考时钟信号(iclk_x1)的下降沿相关联的一组时钟信号。下文参考图3a和3b更详细地描述第一环形计数器部分153和第二环形计数器部分154。应注意，图3a和3b描绘根据本公开的实施例的电路的简化版本(例如，图3a和3b中未展示触发器的各种设置/复位接脚)。
56.在实施例中，解串行器电路150使用由第一环形计数器部分153和第二环形计数器部分154生成的上升沿时钟信号和下降沿时钟信号以单独地解串行化上升数据(例如，包含部分d0、d2、d4、d6、d8等的上升数据流)和下降数据(例如，包含部分d1、d3、d5、d7等的下降数据流)。在实施例中，在单独解串行化上升数据和下降数据之后，解串行器电路150使用共同时钟信号(例如，clk_f_sel1)使解串行的上升数据集和解串行的下降数据同步。
57.在实施例中，上升数据电路部分151包含第一组高层级传送锁存器电路，所述第一组高层级传送锁存器电路经配置以接通且经由对应输出以顺序方式传送上升数据，以基于参考时钟波形的上升沿序列对上升数据进行解串行化。
58.在实施例中，上升数据电路部分151包含一组触发器，所述一组触发器具有对应于上升数据电路部分151的锁存器的输出的数据输入。上升数据电路部分151的触发器经配置以在解串行化阶段期间存储对应的解串行的上升数据部分。在实施例中，下降数据电路部分152包含一组触发器，所述一组触发器具有对应于下降数据电路部分152的锁存器的输出的数据输入。下降数据电路部分152的触发器经配置以在解串行化阶段期间存储对应的解串行的下降数据部分。
59.在实施例中，在同步阶段期间，上升数据电路部分151和下降数据电路部分152的相应触发器同步相应的解串行的上升和下降数据部分以用于输出到存储器装置130的存储器阵列。下文相对于图3a到7更详细地描述上升数据电路部分151和下降数据电路部分152的操作。
60.图2是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。存储器子系统控制器115(例如，存储器装置130外部的控制器)可以是存储器控制器或其它外部主机装置。
61.存储器装置130包含逻辑上布置成行和列的存储器单元阵列204。逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列204的至少一部分的存储器单元(图2中未展示)能够被编程为至少两个目标数据状态中的一者。
62.提供行解码电路系统208和列解码电路系统210以对地址信号进行解码。接收地址信号且对其进行解码以存取存储器单元阵列204。存储器装置130还包含输入/输出(i/o)控制电路系统212以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器214与i/o控制电路系统212和行解码电路系统208以及列解码电路系统210通信以在解码之前锁存地址信号。命令寄存器224与i/o控制电路系统212和本地媒体控制器135通信以锁存传入命令。
63.控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列204的存取，且生成外部存储器子系统控制器115的状态信息，即，本地媒体控制器135经配置以对存储器单元阵列204执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统208和列解码电路系统210通信，以响应于地址而控制行解码电路系统208和列解码电路系统210。在一个实施例中，本地媒体控制器135包含可结合存储器装置130的解串行器电路150的操作和功能执行的指令，如本文中所描述。
64.根据本公开的实施例，本地媒体控制器135与i/o控制212的解串行器电路150通信。解串行器电路150管理来自存储器子系统控制器115和存储器单元阵列204的输入路径。在实施例中，解串行器电路150将经由存储器子系统控制器115接收的串行输入数据流转换成解串行的一组并行数据部分以用于输出到存储器单元阵列204的并行接口总线。在实施例中，解串行器电路150可安置在存储器装置130的i/o衬垫或接脚与存储器单元阵列204之间，且经配置以从i/o衬垫接收串行输入数据流，且将串行输入数据流转换为解串行的一组并行数据部分，所述解串行的一组并行数据部分经由阵列总线输出到存储器单元阵列204。
65.本地媒体控制器135还与高速缓冲寄存器218通信。高速缓冲寄存器218在存储器单元阵列204正忙于分别写入或读取其它数据时锁存由本地媒体控制器135引导的传入或传出数据以暂时存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器218传送到数据寄存器220以用于传送到存储器单元阵列204；接着可将新数据从i/o控制电路系统212锁存在高速缓冲寄存器218中。在读取操作期间，数据可从高速缓冲寄存器218传
送到i/o控制电路系统212以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器220传送到高速缓冲寄存器218。高速缓冲寄存器218和/或数据寄存器220可形成存储器装置130的页缓冲器(例如，可形成其部分)。页缓冲器可进一步包含感测装置(图2中未展示)以感测存储器单元阵列204的存储器单元的数据状态，例如，通过感测连接到所述存储器单元的数据线的状态。状态寄存器222可与i/o控制电路系统212和本地存储器控制器135通信以锁存状态信息以供输出到存储器子系统控制器115。
66.存储器装置130通过控制链路232从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号ce#、命令锁存启用信号cle、地址锁存启用信号ale、写入启用信号we#、读取启用信号re#和写入保护信号wp#。取决于存储器装置130的性质，可进一步通过控制链路232接收额外的或替代的控制信号(未展示)。在一个实施例中，存储器装置130通过多路复用的输入/输出(i/o)总线234从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且通过i/o总线234将数据输出到存储器子系统控制器115。
67.举例来说，可在i/o控制电路系统212处通过输入/输出(i/o)总线234的i/o接脚[7:0]接收命令且接着可将所述命令写入到命令寄存器224中。可在输入/输出(i/o)控制电路系统212处通过i/o总线234的i/o接脚[7:0]接收地址且接着可将所述地址写入到地址寄存器214。可在i/o控制电路212处通过用于8位装置的输入/输出(i/o)接脚[7:0]或用于16位装置的输入/输出(i/o)接脚[15:0]接收数据，且可接着将所述数据写入到高速缓冲寄存器218中。随后可将数据写入到数据寄存器220中以用于编程存储器单元阵列204。
[0068]
在实施例中，可省略高速缓冲寄存器218，且可将数据直接写入到数据寄存器220中。还可通过用于8位装置的输入/输出(i/o)接脚[7:0]或用于16位装置的输入/输出(i/o)接脚[15:0]输出数据。虽然可参考i/o接脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。
[0069]
所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图2的存储器装置130。应认识到，参考图2所描述的各种块组件的功能可不必分到集成电路装置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图2的多于一个块组件的功能。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图2的单个块组件的功能。另外，尽管根据各种信号的接收和输出的流行惯例描述了特定i/o接脚，但应注意，可在各种实施例中使用其它组合或其它数目的i/o接脚(或其它i/o节点结构)。
[0070]
图3a是根据本公开的实施例的实例基于环形计数器的解串行器300的示意性图解说明。如所展示，基于环形计数器的解串行器300管理串行输入数据总线301与并行阵列数据总线303之间的数据路径以实现将来源于主机系统120且经由存储器子系统控制器115传输的数据传输到存储器阵列304。
[0071]
在一个实施例中，基于环形计数器的解串行器电路300包含环形计数器电路部分310以生成且管理一组时钟信号，以用于经由串行输入数据总线301与阵列数据总线303(例如，n位并行阵列数据总线)之间的输入路径解串行化和同步由主机系统120提供的数据流的上升数据和下降数据。在实施例中，环形计数器电路部分310包含第一环形计数器部分
153，所述第一环形计数器部分包含第一组触发器(ff)(未展示)，所述第一组触发器连接到移位寄存器以管理与具有最高频率的主时钟信号或参考时钟信号(iclk_x1)的上升沿相关联的一组时钟信号。将包含一系列上升沿和下降沿的参考时钟作为时钟信号提供到第一环形计数器部分310的第一组触发器中的每一者。在基于环形计数器的配置中，每个触发器生成对应于上升沿时钟信号(例如，clk_r_sel1、clk_r_sel2、clk_r_sel3和clk_r_sel4)的输出，其中将此组中的最末触发器(例如，第四触发器)的输出馈送到第一触发器的输入。
[0072]
在实施例中，基于环形计数器的解串行器电路的环形计数器电路部分包含第二环形计数器部分，所述第二环形计数器部分包含连接到移位寄存器的第二组触发器以管理与参考时钟波形的下降沿相关联的一组时钟信号。第二组触发器中的每一者生成对应于下降沿时钟信号(例如，clk_f_sel1、clk_f_sel2、clk_f_sel3和clk_f_sel4)的输出，其中将此组中的最末触发器的输出馈送到第一触发器的输入。在实施例中，解串行器的环形计数器部分建立了基于全时钟周期的关键路径要求(例如，tsetup+thold《tck)。
[0073]
在实施例中，解串行器电路使用由第一环形计数器部分和第二环形计数器部分生成的上升沿时钟信号和下降沿时钟信号以单独地解串行化上升数据(例如，包含部分d0、d2、d4、d6、d8等的上升数据流)和下降数据(例如，包含部分d1、d3、d5、d7等的下降数据流)。在实施例中，在单独解串行化上升数据和下降数据之后，使用共同时钟信号(例如，clk_f_sel1)使解串行的上升数据集和解串行的下降数据集同步。
[0074]
在实施例中，解串行器电路300包含第一电路部分151，所述第一电路部分包含第一组高层级传送锁存器电路(在本文中称为“锁存器”)，所述第一组高层级传送锁存器电路经配置以接通且经由对应输出以顺序方式传送上升数据，以基于参考时钟波形的上升沿序列对上升数据进行解串行化。
[0075]
在实施例中，解串行器电路包含第二电路部分(也称为“下降数据电路部分”)，所述第二电路部分包含第二组锁存器，所述第二组锁存器经配置以接通且经由对应输出以顺序方式传送下降数据，以基于参考时钟波形的下降沿序列对下降数据进行解串行化。
[0076]
在实施例中，上升数据部分(例如，d0、d2、d4、d8等)由第一组锁存器基于上升沿时钟信号按顺序传送到对应第一组触发器。在实施例中，下降数据部分(例如，d1、d3、d5、d7等)由第二组锁存器基于下降沿时钟信号按顺序传送到对应第二组触发器。有利地，在同步之前，在此阶段期间对上升数据和下降数据进行解串行化。
[0077]
在实施例中，在数个循环(例如，4个循环)之后，执行同步阶段，其中对应于上升电路部分的第一组触发器的上升数据部分(例如，d0、d2、d4和d6)和对应于下降电路部分的第二组触发器的下降数据部分(d1、d3、d5和d7)在一个时钟循环中使用共同时钟信号(例如，clk_f_sel1)一起锁存为到存储器阵列的单个输出。
[0078]
在实施例中，由于包含解串行的上升数据和下降数据的触发器的输出基于共同下降时钟信号(clk_f_sel1)而锁存和同步，因此第一锁存器(l1)的输出被馈送到辅助锁存器(l1x)的输入，以确保适当的保持时间容限(例如，由于clk_r_sel1信号的第二循环在上升和下降数据部分基于共同时钟信号(例如，clk_f_sel1)而同步或锁存之前发生)。在实施例中，辅助锁存器(l1x)基于参考时钟波形的第二上升沿(例如，clk_r_sel2)计时(例如，接收时钟信号)。
[0079]
图3b是根据本公开的实施例的解串行器电路(例如，图1和2的解串行器电路150)
的实例第一环形计数器部分153和第二环形计数器部分154的示意性图解说明。如图3b中所展示，第一环形计数器部分153包含呈环形计数器配置的第一组触发器(ff5、ff6、ff7、ff8)。第一环形计数器部分153经配置以提供对应于参考时钟(iclk_x1)的上升沿的时钟信号。如图3中所展示，参考时钟(iclk_x1)的波形包含一系列上升沿和下降沿且作为时钟信号提供到第一环形计数器部分153和第二环形计数器部分154的第一组触发器中的每一者。在实施例中，第一环形计数器部分的触发器中的每一者生成对应于上升沿时钟信号(例如，clk_r_sel1、clk_r_sel2、clk_r_sel3和clk_r_sel4)的输出，其中在参考时钟的第四循环之后将此组中的最末触发器(例如，第四触发器)的输出馈送到第一触发器(例如，ff5)的输入。在实施例中，当参考时钟(iclk_x1)的波形切换时，每个计数器位的输出变高(上升)，且每个触发器逐个接通。
[0080]
在实施例中，第二环形计数器部分154包含第二组触发器(例如，ff14、ff15、ff16和ff17)，所述第二组触发器连接到移位寄存器中以管理与参考时钟波形的下降沿相关联的一组时钟信号。第二组触发器中的每一者生成对应于下降沿时钟信号(例如，clk_f_sel1、clk_f_sel2、clk_f_sel3和clk_f_sel4)的输出，其中在参考时钟的第四循环之后将此组中的最末触发器(例如，ff18)的输出馈送到第一触发器(例如，ff14)的输入。
[0081]
图4说明根据本公开的实施例的解串行器电路150的实例上升数据电路部分151和下降数据电路部分152。应注意，图4描绘根据本公开的实施例的电路的简化版本(例如，图4中未展示触发器的各种设置/复位接脚)。如图4中所展示，上升数据电路部分151包含将输入数据流的上升数据和具有最高频率的参考时钟(iclk_x1)作为输入接收的第一触发器(ff0)。在实施例中，输入数据流的上升数据包含在参考时钟的四个循环期间接收到的数据部分d0、d2、d4和d6。如所说明，上升数据电路部分151包含第一组高层级传送锁存器电路(在本文中称为“锁存器(latch/latches)”)，所述第一组高层级传送锁存器电路经配置以从ff0接收上升数据以及接通且经由对应输出以顺序方式传送上升数据，以基于参考时钟波形的上升沿序列对上升数据进行解串行化。在实施例中，第一锁存器(l1)经配置以响应于第一上升时钟沿信号(例如，clk_r_sel1)而传送或输出上升数据的第一部分(“d0”)，第二锁存器(l2)经配置以响应于第二上升时钟沿信号(例如，clk_r_sel2)而传送上升数据的第二部分(“d2”)，第三锁存器(l3)经配置以响应于第三上升时钟沿信号(例如，clk_r_sel3)而传送上升数据的第三部分(“d4”)，且第四锁存器(l4)经配置以响应于第四上升时钟沿信号(例如，clk_r_sel4)而传送上升数据的第四部分(“d6”)。
[0082]
如图4中所说明，上升数据电路部分151包含耦合到第一组锁存器的相应输出中的输出的一组触发器(例如，ff1到ff4)。在实施例中，由于包含解串行的上升数据和下降数据的触发器的输出基于共同下降时钟信号(clk_f_sel1)而锁存，因此如下文所描述，第一锁存器(l1)的输出被馈送到额外或辅助锁存器(l1x)输入以确保维持适当的保持时间容限。在实施例中，辅助锁存器(l1x)传送从l1的输出接收的第一数据部分(d0)，且基于参考时钟波形的第二上升沿(例如，clk_r_sel2)而计时(例如，接收时钟信号)以启用d0到ff1的输入的传送。根据实施例，l1x(也称为“辅助锁存器”或“保持时间锁存器”)用于确保必要的保持时间容限以使ff1能够存储和输出适当的数据部分(例如，展示的实例中的数据部分d0)。
[0083]
在实施例中，响应于对应于参考时钟的第二上升沿的信号(clk_r_sel2)，l2将第一上升数据部分(d2)传送或输出到ff2的输入。在实施例中，响应于对应于参考时钟的第三
上升沿的信号(clk_r_sel3)，l3将第一上升数据部分(d4)传送或输出到ff3的输入。在实施例中，响应于对应于参考时钟的第四上升沿的信号(clk_r_sel4)，l4将第一上升数据部分(d6)传送或输出到ff4的输入。因此，在完成参考时钟的四个循环之后，将上升数据部分d0、d2、d4和d6分别解串行化且存储在ff1到ff4中。
[0084]
如图4中所展示，解串行器电路150包含下降数据电路部分152，所述下降数据电路部分包含锁存器的第二部分(例如，l11到l14)，所述第二部分经配置以接通且经由对应输出以顺序方式传送下降数据，以对输入数据流的下降数据部分进行解串行化。在实施例中，下降数据电路部分152的锁存器的第二部分通过参考时钟的下降沿同步，且比经配置以解串行化上升数据的上升电路部分151的锁存器的第一部分移位晚二分之一的循环。
[0085]
在实施例中，下降数据电路部分152包含将输入数据流的下降数据和参考时钟(iclk_x1)作为输入接收的第一触发器(ff9)。在实施例中，输入数据流的下降数据包含在参考时钟的四个循环期间经由串行数据总线接收的数据部分d1、d3、d5和d7。如所说明，下降数据电路部分152包含第二组锁存器(l11到l14)，其经配置以从ff9接收下降数据以及接通且经由对应输出以顺序方式传送下降数据，以基于对应于参考时钟波形的下降沿的信号序列(例如，clk_f_sel1到clk_f_sel4)对下降数据进行解串行化。在实施例中，第一锁存器(l11)经配置以响应于第一下降时钟沿信号(例如，clk_f_sel1)而传送或输出下降数据的第一部分(“d1”)，第二锁存器(l12)经配置以响应于第二下降时钟沿信号(例如，clk_f_sel2)而传送下降数据的第二部分(“d3”)，第三锁存器(l13)经配置以响应于第三下降时钟沿信号(例如，clk_f_sel3)而传送下降数据的第三部分(“d5”)，且第四锁存器(l14)经配置以响应于第四下降时钟沿信号(例如，clk_f_sel4)而传送下降数据的第四部分(“d7”)。因此，在完成参考时钟的四个循环之后，将下降数据部分d1、d3、d5和7分别解串行化且存储在ff10到ff13中。
[0086]
在实施例中，在完成解串行化阶段之后(例如，在完成参考时钟的第四循环之后，如图3中展示)，将解串行的上升数据部分存储在第一组触发器(例如，ff1到ff4)中，且将下降数据部分(d1、d3、d5和d7)存储在第二组触发器(例如，ff10到ff13)。
[0087]
在实施例中，执行同步阶段，其中上升数据部分和下降数据部分锁存在一起作为到存储器阵列的单个经同步输出。如图4中所展示，使用共同时钟(例如，clk_f_sel1)同步上升数据电路部分151的第一组触发器(ff1到ff4)和下降数据电路部分152的第二组触发器(ff11到ff14)。在实施例中，在数个循环(例如，4个循环)之后，上升数据部分(例如，对应于触发器ff1到ff4的d0、d2、d4和d6)和下降数据部分(d1、d3、d5和d7)在一个时钟循环(例如，例如clk_f_sel1的共同时钟)中锁存在一起或同步以作为到存储器阵列的单个输出。
[0088]
在实施例中，如上文所描述且在图4展示，由于包含解串行的上升数据和下降数据的触发器的输出基于共同下降时钟信号(clk_f_sel1)而锁存，因此保持时间锁存器(l1x)用于确保适当的保持时间容限以使得ff1能够接收和输出适当的上升数据部分(例如，数据部分d0)。在实施例中，保持时间锁存器(l1x)基于参考时钟波形的第二上升沿(例如，clk_r_sel2)计时(例如，接收时钟信号)。使用下降沿(clk_r_sel1)同步。
[0089]
有利地，如图3和4中所说明，解串行器电路150包含与触发器电路相比消耗较少面积、功率和峰值电流的几组锁存器(l1到l4，以及l11到l14)。因此，相比于典型的解串行器电路的形式因子(例如，大约等同于30个触发器的面积)，根据本公开的实施例的解串行器
电路150的形式因子(例如，1到8或1到16解串行器电路)显著减小(例如，大约等同于30个触发器的面积)。
[0090]
图5说明根据图1到4的解串行器电路150的实施例的时钟信号以及对应锁存器和触发器状态。图5说明根据图1到4的基于环形计数器的解串行器电路150的具有最高频率的参考时钟(iclk_x1)的实例波形以及对应上升沿时钟信号(clk_r_sel1、clk_r_sel2、clk_r_sel3、clk_r_sel4)和下降沿时钟信号(clk_f_sel1、clk_f_sel2、clk_f_sel3、clk_f_sel4)。
[0091]
图5还描绘根据本公开的实施例的解串行器电路150的上升数据电路部分151的触发器(f0_q)和锁存器(l1_q、l1x_q、l2_q、l3_q和l4_q)的相应输出。如所展示，ff0的输出(ff0_q)包含由参考时钟的上升沿触发的上升数据部分(d0、d2、d4、d6、d8等)，其中响应于时钟信号clk_r_sel1而传送d0，响应于时钟信号clk_r_sel2而传送d2，响应于时钟信号clk_r_sel3而传送d4，诸如此类。这些上升数据部分作为输入提供到上升数据电路部分151的锁存器(l1到l4)以根据相应上升沿时钟信号(例如，clk_r_sel1、clk_r_sel2、clk_r_sel3、clk_r_sel4)而生成对应锁存器输出(l1_q、l1x_q、l2_q、l3_q和l4_q)。
[0092]
图5还描绘根据本公开的实施例的解串行器电路150的下降数据电路部分152的触发器(f9_q)和锁存器(l1_q、l11_q、l12_q、l13_q和l14_q)的相应输出。如所展示，ff10的输出(ff10_q)包含由参考时钟的下降沿(例如，相较于ff0的二分之一循环延迟)触发的下降数据部分(d0、d2、d4、d6、d8等)，其中响应于时钟信号clk_f_sel1而传送d1，响应于时钟信号clk_f_sel2而传送d3，响应于时钟信号clk_f_sel3而传送d5，诸如此类。这些下降数据部分作为输入提供到下降数据电路部分152的锁存器(l11-1)以根据相应上升沿时钟信号(例如，clk_r_sel1、clk_r_sel2、clk_r_sel3、clk_r_sel4)而生成对应锁存器输出(l11_q、l12_q、l13_q和l14_q)。
[0093]
如图5中所展示，触发同步阶段(例如，使用clk_f_sel1)，其中上升数据电路部分151的第一组触发器(例如，ff1到ff4)和下降数据电路部分152的第二组触发器(例如，ff10到1ff13)的数据部分锁存在一起以形成包含d0到d7的经同步输出流，以用于输入到存储器阵列的阵列总线中。有利地，包含上升和下降数据部分的准确同步数据流由解串行器电路150输出，同时相比于典型的解串行器电路配置实现面积、功率和峰值电流消耗的总体减小。如图5中所说明，为避免在同步触发(例如clk_f_sel1)时锁存上升数据部分d8(例如，l1_q的输出)，改为锁存保持时间锁存器电路(l1x_q)的输出(例如，上升数据部分d0)以确保锁存d0而非d8(在同步时l1_q的输出)。
[0094]
图6说明根据本公开的一些实施例的基于1到16环形计数器的解串行器电路600的实例。根据实施例，可扩展根据本公开的实施例的电路设计以提供不同水平的解串行化(例如，1到16、1到32、1到n)，例如图6中所展示的1到16解串行化。
[0095]
图7说明根据本公开的实施例的包含使用共享环形计数器部分710的多个上升数据电路部分(上升数据电路部分0到m)和多个下降数据电路部分(下降数据电路部分0到m)的基于环形计数器的解串行器电路700的实例。如所展示，多个上升数据电路部分(例如，上升数据电路部分0...上升数据电路部分m)和多个下降数据电路部分(例如，下降数据电路部分0...下降数据电路部分m)共享环形计数器部分710，所述环形计数器部分经配置以基于共同时钟信号(例如，iclk_x1)提供多组上升沿时钟信号(例如，clkr_sel1、clk_r_sel2、
clk_r_sel3和clk_r_sel4)以及下降沿时钟信号(例如，clk_f_sel1、clk_f_sel2、clk_f_sel3和clk_f_sel4)。有利地，使用共同环形计数器部分710向多个1到8解串行器电路部分提供定时信号会实现空间消耗的降低。
[0096]
图8说明计算机系统800的实例机器，在所述计算机系统内可执行指令集，以用于使所述机器执行本文中所论述的任何一或多个方法。在一些实施例中，计算机系统800可对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作(例如，执行操作系统以执行对应于图1的解串行器电路150的操作)。在替代实施例中，机器可连接(例如联网)到lan、内联网、外联网和/或互联网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的能力进行操作。
[0097]
所述机器可以是个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝式电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定待由所述机器采取的动作的指令集的任何机器。此外，尽管说明了单个机器，但还应认为术语“机器”包含分别或共同地执行一组(或多组)指令以执行本文所论述的任何一或多个方法的任何机器集合。
[0098]
实例计算机系统800包含处理装置802、主存储器804(例如，只读存储器(rom)、快闪存储器、动态随机存取存储器(dram)，例如同步dram(sdram)或rambus dram(rdram)等)、静态存储器806(例如，快闪存储器、静态随机存取存储器(sram)等)以及数据存储系统818，它们经由总线830彼此通信。
[0099]
处理装置802表示一或多个通用处理装置，例如微处理器、中央处理单元等。更具体地说，处理装置可以是复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置802还可以是一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等。处理装置802经配置以执行用于执行本文所论述的操作和步骤的指令826。计算机系统800可进一步包含网络接口装置808以通过网络820通信。
[0100]
数据存储系统818可包含机器可读存储媒体824(也称为计算机可读媒体，例如非暂时性计算机可读媒体)，其上存储有一或多个指令集826或体现本文中所描述的任何一或多个方法或功能的软件。指令826还可在其由计算机系统800执行的期间完全或至少部分地驻存在主存储器804内和/或处理装置802内，主存储器804和处理装置802也构成机器可读存储媒体。机器可读存储媒体824、数据存储系统818和/或主存储器804可对应于图1的存储器子系统110。
[0101]
在一个实施例中，指令826包含实施对应于图1的解串行器电路150的功能的指令。尽管在实例实施例中将机器可读存储媒体824展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行且使机器执行本公开的任何一或多个方法的指令集的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体以及磁性媒体。
[0102]
已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域中的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。算法在此处以及通常被认为是产生所要结果的操作的自洽序列。所述操作是要求对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，已证明主要出于通用的原因将这些信号称为位、值、元件、符号、字符、项、数字等是方便的。
[0103]
然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅仅是应用于这些量的方便标签。本公开可指计算机系统或类似电子计算装置的动作和过程，其操控且将计算机系统的寄存器和存储器内表示为物理(电子)量的数据变换成类似地表示为计算机系统存储器或寄存器或其它此类信息存储系统内的物理量的其它数据。
[0104]
本公开还涉及用于执行本文中的操作的设备。此设备可出于既定目的而专门构造，或其可包含由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘(包含软盘、光盘、cd-rom和磁性光盘)、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡或适合存储电子指令的任何类型的媒体，各个媒体耦合到计算机系统总线。
[0105]
本文中呈现的算法和显示在本质上不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或可证明构建更专用设备以执行所述方法是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施本文中所描述的本公开的教示。
[0106]
本公开可提供为计算机程序产品或软件，其可包含机器可读媒体，所述机器可读媒体上存储有指令，所述指令可用于编程计算机系统(或其它电子装置)以执行根据本公开的过程。机器可读媒体包含用于以机器(例如，计算机)可读形式存储信息的任何机构。在一些实施例中，机器可读(例如计算机可读)媒体包含机器(例如计算机)可读存储媒体，例如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
[0107]
在前述说明书中，已参考其特定实例实施例描述了本公开的实施例。应显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书和附图。
技术特征：
1.一种存储器装置，其包括：存储器阵列，其以操作方式耦合到阵列数据总线；以及解串行器电路，其以操作方式与所述阵列数据总线耦合，所述解串行器电路包括：第一环形计数器部分，其包括第一组触发器电路以基于参考时钟输入而顺序地输出一组上升沿时钟信号；第二环形计数器部分，其包括第二组触发器电路以基于所述参考时钟输入顺序地输出一组下降沿时钟信号；上升数据电路部分，其包括：第三组触发器电路，其中所述第三组触发器电路中的每一者响应于所述一组上升沿时钟信号中的上升沿时钟信号而接收一组上升数据部分中的上升数据部分；以及下降数据电路部分，其包括：第四组触发器电路，其中所述第四组触发器电路中的每一者响应于所述一组下降沿时钟信号中的下降沿时钟信号而接收一组下降数据部分中的下降数据部分；其中所述第三组触发器电路输出所述一组上升数据部分且所述第四组触发器电路输出所述一组下降数据部分以响应于共同时钟信号而生成经同步数据流以输出到所述阵列数据总线。2.根据权利要求1所述的存储器装置，其中所述上升数据电路部分还包括第一输入触发器电路以接收且顺序地输出所述上升数据部分的串行流到第一组锁存器电路。3.根据权利要求2所述的存储器装置，其中所述第一组锁存器电路中的每一者从所述第一输入触发器电路接收相应上升数据部分，且响应于所述一组上升沿时钟信号中的相应上升沿时钟信号而输出所述一组上升数据部分中的所述相应上升数据部分。4.根据权利要求2所述的存储器装置，其中所述第一组锁存器电路包括：第一锁存器电路，其响应于所述一组上升沿时钟信号中的第一上升沿时钟信号而输出第一上升数据部分；以及第一保持容限锁存器电路，其从所述第一锁存器电路接收所述第一上升数据部分且响应于所述一组上升沿时钟信号中的第二上升沿时钟信号而将所述第一上升数据部分输出到所述第三组触发器电路中的第一触发器电路。5.根据权利要求1所述的存储器装置，其中所述下降数据电路部分还包括第二输入触发器电路以接收且顺序地输出所述下降数据部分的串行流到第二组锁存器电路。6.根据权利要求5所述的存储器装置，其中所述第二组锁存器电路中的每一者从所述第二输入触发器电路接收相应下降数据部分，且响应于所述一组下降沿时钟信号中的相应下降沿时钟信号而输出所述一组下降数据部分中的所述相应下降数据部分。7.根据权利要求1所述的存储器装置，其中用于生成所述经同步数据流的所述共同时钟信号包括所述一组下降沿时钟信号中的第一下降沿时钟信号。8.根据权利要求1所述的存储器装置，其中所述一组上升数据部分包括：第一上升数据部分，其对应于所述一组上升沿时钟信号中的第一上升沿时钟信号，第二上升数据部分，其对应于所述一组上升沿时钟信号中的第二上升沿时钟信号，第三上升数据部分，其对应于所述一组上升沿时钟信号中的第三上升沿时钟信号，和第四上升数据部分，其对应于所述一组上升沿时钟信号中的第四上升沿时钟信号。
9.根据权利要求8所述的存储器装置，其中所述一组下降数据部分包括：第一下降数据部分，其对应于所述一组下降沿时钟信号中的第一下降沿时钟信号，第二下降数据部分，其对应于所述一组下降沿时钟信号中的第二下降沿时钟信号，第三下降数据部分，其对应于所述一组下降沿时钟信号中的第三下降沿时钟信号，和第四下降数据部分，其对应于所述一组下降沿时钟信号中的下降沿时钟信号。10.一种存储器子系统，其包括：存储器装置，其包括以操作方式耦合到存储器阵列的阵列数据总线的电路；以及控制逻辑，其以操作方式与所述电路耦合，以执行包括以下各项的操作：在第一时域中解串行化串行数据流以生成一组上升数据部分或一组下降数据部分中的至少一者；以及在第二时域中使用由环形计数器部分生成的一组上升沿时钟信号或一组下降沿时钟信号中的至少一者来使所述一组上升数据部分或所述一组下降数据部分中的所述至少一者同步。11.根据权利要求10所述的存储器子系统，其中所述解串行化生成所述一组上升数据部分，且其中所述电路包括第一组锁存电路，所述第一组锁存器电路中的每一者接收所述一组上升数据部分中的相应上升数据部分且响应于所述一组上升沿时钟信号中的相应上升沿时钟信号而输出所述相应上升数据部分。12.根据权利要求11所述的存储器子系统，其中所述第一组锁存器电路包括：第一锁存器电路，其响应于所述一组上升沿时钟信号中的第一上升沿时钟信号而输出第一上升数据部分；以及第二锁存器电路，其从所述第一锁存器电路接收所述第一上升数据部分且响应于所述一组上升沿时钟信号中的第二上升沿时钟信号而将所述第一上升数据部分输出到第三组触发器电路中的第一触发器电路。13.根据权利要求12所述的存储器子系统，其中所述电路还包括：第三组触发器，其中所述第三组触发器中的每一者响应于所述一组上升沿时钟信号中的上升沿时钟信号而接收所述一组上升数据部分中的上升数据部分。14.根据权利要求13所述的存储器子系统，其中所述电路还包括：第四组触发器，其中所述第四组触发器中的每一者响应于所述一组下降沿时钟信号中的下降沿时钟信号而接收所述一组下降数据部分中的下降数据部分。15.根据权利要求14所述的存储器子系统，其中响应于共同时钟信号，所述第三组触发器输出所述一组上升数据部分且所述第四组触发器输出所述一组下降数据部分。16.一种存储器装置的解串行器电路，所述解串行器电路包括：环形计数器部分，其包括第一组触发器电路以基于参考时钟输入而顺序地输出一组上升沿时钟信号；第一上升数据电路部分，其耦合到所述环形计数器部分，所述第一上升数据电路部分包括：第二组触发器电路，其中所述第二组触发器电路中的每一者响应于所述一组上升沿时钟信号中的第一相应上升沿时钟信号而接收第一串行输入流的第一组上升数据部分中的上升数据部分；以及
第二上升数据电路部分，其耦合到所述环形计数器部分，所述第二上升数据电路部分包括：第三组触发器电路，其中所述第三组触发器电路中的每一者响应于所述一组上升沿时钟信号中的第二相应上升沿时钟信号而接收第二串行输入流的第二组上升数据部分中的上升数据部分。17.根据权利要求16所述的解串行器电路，其中所述第一上升数据电路部分还包括第一输入触发器电路，以接收且顺序地输出所述第一组上升数据部分的第一串行流到第一组锁存器电路。18.根据权利要求17所述的解串行器电路，其中所述第一组锁存器电路中的每一者从所述第一输入触发器电路接收相应上升数据部分且响应于所述一组上升沿时钟信号中的相应上升沿时钟信号而输出所述第一组上升数据部分中的所述相应上升数据部分；且其中所述第一组锁存器电路包括：第一锁存器电路，其响应于所述一组上升沿时钟信号中的第一上升沿时钟信号而输出第一上升数据部分；以及第二锁存器电路，其从所述第一锁存器电路接收所述第一上升数据部分且响应于所述一组上升沿时钟信号中的第二上升沿时钟信号而将所述第一上升数据部分输出到所述第三组触发器电路中的第一触发器电路。19.根据权利要求18所述的解串行器电路，其中所述第一组上升数据部分包括：第一上升数据部分，其对应于所述一组上升沿时钟信号中的第一上升沿时钟信号，第二上升数据部分，其对应于所述一组上升沿时钟信号中的第二上升沿时钟信号，第三上升数据部分，其对应于所述一组上升沿时钟信号中的第三上升沿时钟信号，和第四上升数据部分，其对应于所述一组上升沿时钟信号中的第四上升沿时钟信号。20.根据权利要求16所述的解串行器电路，其中所述第一上升数据电路部分和所述第二下降数据电路部分经配置以解串行化输入数据流以生成用于经由阵列数据总线传输的多个并行输出数据流。
技术总结
本申请涉及具有减小的形式因子的存储器装置解串行器电路。一种存储器装置，其包含以操作方式耦合到阵列数据总线的存储器阵列和以操作方式与所述阵列数据总线耦合的解串行器电路。所述解串行器电路包含：第一环形计数器，其包含第一组触发器以基于参考时钟输入顺序地输出一组上升沿时钟信号；及第二环形计数器部分，其包含第二组触发器电路以基于所述参考时钟输入顺序地输出一组下降沿时钟信号。所述解串行器电路的上升数据电路部分包含一组触发器，每个触发器响应于上升沿时钟信号从相应锁存器电路接收上升数据部分。所述解串行器电路的下降数据电路部分包含一组触发器，每个触发器响应于下降沿时钟信号从相应锁存器电路接收下降数据部分。响应于共同时钟信号，第三组触发器输出所述一组上升数据部分且第四组触发器电路输出所述一组下降数据部分以生成经同步数据流以输出到所述阵列数据总线。成经同步数据流以输出到所述阵列数据总线。成经同步数据流以输出到所述阵列数据总线。
