存储系统及其操作方法、存储器控制器和存储器与流程
1.本公开实施例涉及但不限于半导体领域，尤其涉及一种存储系统及其操作方法、存储器控制器和存储器。
背景技术：
2.nand存储器中的存储单元包括存储1比特数据的单级单元和存储至少2比特数据的多级单元。具有单级单元的nand存储器的虽然写入速度更快、可靠性更高，但存储容量小、成本高；具有多级单元的nand存储器虽然写入速度相对更慢、可靠性相对更低，但存储容量大、成本低。
3.而在一些应用中，要求nand存储器同时兼具单级单元的写入速度快、可靠性高以及多级单元的存储容量大、成本低。因此，如何灵活配置nand存储器，使其实现多种存储单元模式，成为亟待解决的技术问题。
技术实现要素：
4.有鉴于此，本公开实施例提供一种存储系统及其操作方法、存储器控制器和存储器。
5.根据本公开实施例的第一方面，提供一种存储系统的操作方法，所述存储系统包括存储器，所述存储器包括存储单元阵列以及与所述存储单元阵列耦合的外围电路，所述存储单元阵列包括能存储m个比特信息的存储单元，m为大于1的正整数；所述操作方法包括：
6.所述外围电路根据接收的前缀命令和接收的n组逻辑页数据，确定第n+1组逻辑页数据；其中，n为正整数，n+1为小于或等于m的正整数；
7.将所述n组逻辑页数据和所述第n+1组逻辑页数据写入所述存储单元阵列，以在所述存储单元阵列中产生2n个不同的数据态。
8.根据本公开实施例的第二方面，提供一种存储器控制器，所述存储器控制器耦合到存储器，所述存储器包括存储单元阵列以及与所述存储单元阵列耦合的外围电路，所述存储单元阵列包括能存储m个比特信息的存储单元，m为大于1的正整数；所述存储器控制器被配置为：
9.将前缀命令和n组逻辑页数据发送给所述外围电路，以使所述外围电路根据所述前缀命令和所述n组逻辑页数据确定第n+1组逻辑页数据，并在所述存储单元阵列中产生2n个不同的数据态；其中，n为正整数，n+1为小于或等于m的正整数。
10.根据本公开实施例的第三方面，提供一种存储器，包括：
11.存储单元阵列，所述存储单元阵列包括能存储m个比特信息的存储单元；
12.外围电路，耦合到所述存储单元阵列；其中，
13.所述外围电路被配置为根据接收的前缀命令和接收的n组逻辑页数据确定第n+1组逻辑页数据；其中，n为正整数，n+1为小于或等于m的正整数；
14.所述外围电路还被配置为将所述n组逻辑页数据和所述第n+1组逻辑页数据写入所述存储单元阵列，以在所述存储单元阵列中产生2n个不同的数据态。
15.根据本公开实施例的第四方面，提供一种存储系统，包括：
16.如本公开实施例第三方面所述的存储器；
17.如本公开实施例第二方面所述的存储器控制器，耦合到所述存储器并且被配置为控制所述存储器。
18.本公开实施例中，由于外围电路根据接收的前缀命令和接收的n组逻辑页数据，可确定第n+1组逻辑页数据，并将n组逻辑页数据和第n+1组逻辑页数据写入存储单元阵列，可以在存储单元阵列中产生2n个不同的数据态，即可将存储器的部分存储空间用作slc、mlc、tlc、qlc中的至少一个，如此，可以灵活的配置nand存储器，使其实现多种存储单元模式，并可同时兼具写入速度快、可靠性高、存储容量大以及成本低等优势。
附图说明
19.图1是根据一示例性实施例示出的存储器的不同数据态的示意图；
20.图2是根据一示例实施例示出的一种存储系统的写入方法的流程图；
21.图3是根据一示例实施例示出的一种存储系统的示意图；
22.图4是根据一示例实施例示出的一种存储器的写入状态的示意图；
23.图5是根据本公开实施例示出的一种存储系统的操作方法的流程图；
24.图6是根据本公开实施例示出的一种存储器执行写入命令的示意图；
25.图7是根据本公开实施例示出的一种存储器执行写入操作的时序图；
26.图8是根据本公开实施例示出的一种存储器的写入状态的示意图；
27.图9是根据本公开实施例示出的一种存储器的外围电路的局部示意图；
28.图10是根据本公开实施例示出的一种存储器的示意图；
29.图11是根据本公开实施例示出的一种nand存储串的剖面图；
30.图12是根据本公开实施例示出的包括存储单元阵列和外围电路的存储器的块图；
31.图13是根据本公开实施例示出的一种存储系统的示意图；
32.图14a是根据本公开实施例示出的一种存储器卡的示意图；
33.图14b是根据本公开实施例示出的一种固态驱动器(ssd)的示意图。
具体实施方式
34.下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
35.在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
36.在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
37.需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
38.图1是根据一示例性实施例示出的存储器的不同数据态的示意图。参照图1所示，随着nand存储器的发展，存储单元的比特数从1比特(bit)增加至2比特、3比特、4比特，相应地存储单元从单级单元(single level cell，slc)演变为多级单元(multiple level cell，mlc)、三级单元(triple level cell，tlc)、四级单元(quad-level cell，qlc)，相应地存储器中的数据态从2个增加至4个、8个、16个，使得存储器的容量增大、成本降低。
39.参照图1(a)所示，slc存储器的存储单元存储1比特数据，slc存储器的数据态包括1个擦除态和1个编程态，其擦除态记为e，其编程态记为p，编程态p的阈值电压大于擦除态e的阈值电压。
40.参照图1(b)所示，mlc存储器的存储单元存储2比特数据，mlc存储器的数据态包括1个擦除态和3个编程态，其擦除态记为e，其编程态从第1态至第3态依次记为p1、p2和p3，从p1态至p3态，阈值电压逐渐增大。
41.参照图1(c)所示，tlc存储器的存储单元存储3比特数据，tlc存储器的数据态包括1个擦除态和7个编程态，其擦除态记为e，其编程态从第1态至第7态依次记为p1、p2、p3、p4、p5、p6和p7，从p1态至p7态，阈值电压逐渐增大。
42.参照图1(d)所示，qlc存储器的存储单元存储4比特数据，qlc存储器数据态包括1个擦除态和15个编程态，其擦除态记为e，其编程态从第1态至第15态依次记为p1、p2、p3、p4、p5、p6、p7、p8、p9、p10、p11、p12、p13、p14和p15，从p1态至p15态，阈值电压逐渐增大。
43.随着3d nand技术的发展，存储器中的堆叠层数不断增加。当堆叠层数大于或等于64层时，将不会再有mlc存储器。虽然目前主要的3d nand产品是tlc存储器，但当堆叠层数大于或等于300层时，主要的3d nand产品将是qlc存储器。
44.新的3d nand技术节点开发成本巨大，尤其是在堆叠层数越来越多时。从客户需求来看，仍然需求低比特存储器以满足更好的可靠性的要求，例如，汽车行业。但是，这种市场规模并不大；从成本角度来看，开发专用的低比特存储器是不值得的，例如，当主流的nand是tlc存储器时，仍然存在一些mlc存储器的应用需求；当主流的nand是qlc存储器时，仍然存在一些tlc存储器和mlc存储器的应用需求；从应用程序的角度来看，这是不匹配的。
45.一种解决方案是开发通用nand存储器，它支持所有级别单元(slc/mlc/tlc/qlc)。但是，这种解决方案对于所有的开发团队都是巨大的负担，例如设计、验证、确认和测试等。并且这项工作成本将是slc存储器的三倍，特别是测试和认证团队。
46.图2是根据一示例实施例示出的一种存储系统的写入方法的流程图，图3是根据一示例实施例示出的一种存储系统10的示意图。结合图2和图3所示，该写入方法至少包括以下步骤：
47.s101：控制器11接收低逻辑页(lower page，lp)数据和高逻辑页(upper page，up)数据；
48.s102：扰码器13使能，将lp数据和up数据随机化；
49.s103：纠错编码器(error correction code，ecc)14使能，对随机化后的lp数据和up数据进行奇偶校验；
50.s104：在进行奇偶校验后，将lp数据和up数据传输到存储器，例如，页缓存器；
51.s105：禁用解扰器16和ecc解码器15；
52.s106：从存储器传输lp数据和up数据至控制器11；
53.s107：主机端的中央处理器(central processing unit，cpu)运行固件(firmware，fw)对lp数据和up数据执行异或非(nxor)运算，生成中逻辑页(middle page，mp)数据；这里，运行固件可存储在存储器中。
54.s108：禁用扰码器13和ecc编码器14，并将lp/mp/up数据传输至存储器，例如，页缓存器；
55.s109：发送写入命令(例如，10h)，开始执行写入操作，例如，将lp/mp/up数据从页缓存器写入存储单元阵列12。
56.图4是根据一示例实施例示出的一种存储器的写入状态的示意图。参照图4所示，通过正常的写入方法将lp/mp/up数据写入存储单元阵列12，可在tlc存储器的存储单元中存储3比特数据，并产生8个不同的数据态，即擦除态e和编程态p1至p7。通过执行图2所示的方法将lp/mp/up数据写入存储单元阵列12，可在tlc存储器的存储单元中存储3比特数据，并产生4个不同的数据态，即擦除态e和编程态p2、p4、p6。即通过执行图2所示的方法可将tlc存储器中的至少部分存储空间用作mlc，以满足mlc存储器的应用需求。
57.然而，该方法需要由主机端的cpu执行，导致操作方式复杂，并且需要运行固件使用cpu对原始数据(例如，lp数据和up数据)执行异或非运算并生成mp数据，导致效率较低。
58.有鉴于此，本公开实施例提供一种存储系统及其操作方法。
59.图5是根据本公开实施例示出的一种存储系统的操作方法的流程图。存储系统包括存储器，存储器包括存储单元阵列以及与存储单元阵列耦合的外围电路，存储单元阵列包括能存储m个比特信息的存储单元，m为大于1的正整数；参照图5所示，所述操作方法至少包括以下步骤：
60.s201：外围电路根据接收的前缀命令和接收的n组逻辑页数据，确定第n+1组逻辑页数据；其中，n为正整数，n+1为小于或等于m的正整数；
61.s202：将n组逻辑页数据和第n+1组逻辑页数据写入存储单元阵列，以在存储单元阵列中产生2n个不同的数据态。
62.存储器包括存储单元阵列以及与存储单元阵列耦合的外围电路，存储单元阵列包括多个存储单元，每个存储单元能存储m个比特信息，例如，存储器是mlc存储器，即m＝2，又例如，存储器是tlc存储器，即m＝3，再例如，存储器是qlc存储器，即m＝4；外围电路包括逻辑控制单元、命令寄存器、缓存寄存器以及数据寄存器等。
63.在步骤s201中，外围电路中的逻辑控制单元可读取命令寄存器存储的前缀命令，并根据读取的前缀命令以及n组逻辑页数据，确定第n+1组逻辑页数据，并将第n+1组逻辑页数据存储至缓存寄存器或数据寄存器。n组逻辑页数据包括：lp数据、mp数据、up数据以及额外页xp数据中的至少一个。在一具体实施例中，外围电路可对n组逻辑页数据执行逻辑运算，生成第n+1组逻辑页数据。
64.在步骤s202中，在接收到写入命令后，将n组逻辑页数据和第n+1组逻辑页数据依次写入存储单元阵列，并在存储单元阵列中产生2n个不同的数据态。
65.在一示例中，存储器是mlc存储器，当需要将mlc存储器中的部分存储空间用作slc时，外围电路根据接收的前缀命令和lp数据，确定mp数据，并将lp数据和mp数据写入存储单
type和数据信号dqx。在qlc存储器中写入tlc模式时，首先发送第一子前缀命令a，在确定xp数据后再发送80h命令，然后在地址周期发送地址信号c1、c2、r1、r2和r3，通过该地址信号可以确定待写入的存储单元所在的逻辑地址，并将lp数据、mp数据、up数据和xp数据写入存储单元。这里，逻辑地址包括逻辑单元号(lun)、平面(plane)、存储块(block)以及存储页(page)地址。
79.在一具体示例中，结合图8(a)所示，lp数据为(1111111100000000)序列，mp数据为(1111000000001111)序列，up数据为(1100001111000011)序列，外围电路根据第一子前缀命令a对lp数据、mp数据和up数据执行异或运算，生成xp数据为(1100110011001100)序列，将lp数据、mp数据、up数据和xp数据写入存储单元阵列，在存储单元阵列中产生8个数据态，如图8(b)所示，分别是擦除态e(1111)、编程态p2(1100)、编程态p4(1001)、编程态p6(1010)、编程态p8(0011)、编程态p10(0000)、编程态p12(0101)和编程态p14(0110)。
80.需要说明的是，本示例中以lp数据为(1111111100000000)序列，mp数据为(1111000000001111)序列，up数据为(1100001111000011)序列为例进行说明，以便于向本领域技术人员传达本公开，然而本公开并不限于此。lp数据、mp数据和up的数据还可以是由“1”和“0”组成的其它序列，仅需保证通过对lp数据、mp数据和up数据执行第一前缀命令a生成xp数据后，在qlc存储器中产生擦除态e至编程态p15中任意8个不同的数据态即可。
81.优选地，lp数据为(1111111100000000)序列，mp数据为(1111000000001111)序列，up数据为(1100001111000011)序列，如图8(b)所示，当将qlc存储器中的部分存储空间用作tlc时，相邻的两个数据态之间的阈值电压差m2基本相同，即读取裕度(margin)分布较为均匀，有利于保证用作tlc时读取操作的准确性。
82.本公开实施例中，当n+1等于m时，外围电路根据第一子前缀命令对n组逻辑页数据执行异或运算，可生成第m组逻辑页数据，并将n组逻辑页数据和第m组逻辑页数据写入存储单元阵列，在存储单元中存储m个比特信息的同时可在存储单元阵列中产生2n个不同的数据态，例如，当存储器是qlc时，可将qlc存储器的部分存储空间用作tlc，使得存储器兼具至少两种存储单元模式，有利于增加存储器的应用场景，在与主流存储器兼容的同时可以更好的满足客户需求。
83.在其它实施例中，当n+1等于m时，外围电路还可根据前缀命令对n组逻辑页数据执行异或非运算或者复制操作，生成第m组逻辑页数据。这里，可根据实际情况进行选择，本公开对此并无特殊限制。
84.在一些实施例中，在执行步骤s202之前，上述操作方法还包括：将n组逻辑页数据分别存储至多个数据寄存器；其中，每个数据寄存器用于存储一组逻辑页数据；将第m组逻辑页数据存储至缓存寄存器。外围电路包括页缓存器，数据寄存器或缓存寄存器可以位于页缓存器中，用于缓存逻辑页数据。
85.示例性地，结合图9所示，将lp数据(1111111100000000)、存储至数据寄存器1、mp数据(1111000000001111)存储至数据寄存器2以及up数据(1100001111000011)存储至数据寄存器3，在生成xp数据(1100110011001100)后，将xp数据存储至缓存寄存器，在接收到80h命令后，依次将数据寄存器1存储的lp数据、数据寄存器2存储的mp数据、数据寄存器3存储的up数据以及缓存寄存器存储的xp数据写入存储单元阵列。
86.在一些实施例中，当m和n的差值为2时，前缀命令包括：第二子前缀命令b；其中，第
二子前缀命令b指示对n组逻辑页数据执行异或非运算；
87.上述步骤s201包括：外围电路根据第二子前缀命令b对n组逻辑页数据执行异或非运算，生成第n+1组逻辑页数据；
88.上述操作方法还包括：将第m组逻辑页数据写入存储单元阵列，以在存储单元中存储m个比特信息；其中，第m组逻辑页数据为全0序列或全1序列。
89.仍以qlc存储器为例，存储器控制器向外围电路发送第二子前缀命令b以及lp数据和mp数据，外围电路根据第二子前缀命令b对lp数据和mp数据执行异或非(nxor)运算，生成up数据；向外围电路发送写入命令(例如，80h)，外围电路开始将lp数据、mp数据、up数据和xp数据写入存储单元阵列，以在存储单元中存储4个比特信息，并产生4个不同的数据态，即将qlc存储器中的部分存储空间用作mlc，如图6中
③
所示。这里，xp数据为全0序列或全1序列。
90.需要说明的是，第二子前缀命令b在80h命令之前发送。具体地，图7(c)示出了将qlc存储器中的部分存储空间用作mlc的写入时序图，在qlc存储器中写入mlc模式时，首先发送第二子前缀命令b，在确定up数据后再发送80h命令，然后在地址周期发送地址信号c1、c2、r1、r2和r3，通过该地址信号可以确定待写入的存储单元所在的逻辑地址，并将lp数据、mp数据、up数据和xp数据写入存储单元。
91.在一具体示例中，结合图8(a)所示，lp数据为(1111111100000000)序列，mp数据为(1111000000001111)序列，外围电路根据第二子前缀命令b对lp数据和mp数据执行异或非运算，生成up数据为(1111000011110000)序列，xp数据为(1111111111111111)序列，将lp数据、mp数据、up数据和xp数据写入存储单元阵列，在存储单元阵列中产生4个数据态，如图8c所示，分别是擦除态e(1111)、编程态p4(1001)、编程态p8(0011)和编程态p12(0101)。
92.需要说明的是，本示例中以lp数据为(1111111100000000)序列，mp数据为(1111000000001111)序列、xp数据为(1111111111111111)序列为例进行说明，以便于向本领域技术人员传达本公开，然而本公开并不限于此。lp数据和mp的数据还可以是由“1”和“0”组成的其它序列或者xp数据还可以是全0序列，仅需保证通过对lp数据和mp数据执行第二前缀命令b生成up数据后，在qlc存储器中产生擦除态e至编程态p15中任意4个不同的数据态即可。
93.优选地，lp数据为(1111111100000000)序列，mp数据为(1111000000001111)序列，xp数据为(1111111111111111)序列，如图8(c)所示，当将qlc存储器中的部分存储空间用作mlc时，相邻的两个数据态之间的阈值电压差m3基本相同，即读取裕度(margin)分布较为均匀，有利于保证用作mlc时读取操作的准确性。
94.本公开实施例中，当m和n的差值为2时，外围电路根据第二子前缀命令对n组逻辑页数据执行异或运算，可生成第n+1组逻辑页数据，并将n组逻辑页数据、第n+1组逻辑页数据和第m组逻辑页数据写入存储单元阵列，在存储单元中存储m个比特信息的同时可在存储单元阵列中产生2n个不同的数据态，例如，当存储器是qlc时，可将qlc存储器的部分存储空间用作mlc，使得存储器兼具至少两种存储单元模式，有利于增加存储器的应用场景，在与主流存储器兼容的同时可以更好的满足客户需求。
95.在其它实施例中，当m和n的差值为2时，外围电路还可根据前缀命令对n组逻辑页数据执行异或运算或者复制操作，生成第n+1组逻辑页数据。这里，可根据实际情况进行选
择，本公开对此并无特殊限制。
96.在一些实施例中，在执行步骤s202之前，上述操作方法还包括：将n组逻辑页数据和第n+1组逻辑页数据分别存储至多个数据寄存器；其中，每个数据寄存器用于存储一组逻辑页数据；在将第m组逻辑页数据写入存储单元阵列之前，上述操作方法还包括：将第m组逻辑页数据存储至缓存寄存器。
97.示例性地，结合图9所示，将lp数据(1111111100000000)存储至数据寄存器1、mp数据(1111000000001111)存储至数据寄存器2以及xp数据(1111111111111111)存储至缓存寄存器，在生成up数据后，将up数据(1111000011110000)存储至数据寄存器3，在接收到80h命令后，依次将数据寄存器1存储的lp数据、数据寄存器2存储的mp数据、数据寄存器3存储的up数据以及缓存寄存器存储的xp数据写入存储单元阵列。
98.在一些实施例中，当m和n的差值为3时，前缀命令包括：第三子前缀命令c；其中，第三子前缀命令c指示第n+1组逻辑页数据等于第n组逻辑页数据；
99.上述步骤s201包括：外围电路根据第三子前缀命令c对n组逻辑页数据执行复制操作，生成第n+1组逻辑页数据；
100.上述操作方法还包括：将第n+2组逻辑页数据和第m组逻辑页数据写入存储单元阵列，以在存储单元中存储m个比特信息；其中，第n+2组逻辑页数据和第m组逻辑页数据为全0序列或全1序列。
101.仍以qlc存储器为例，存储器控制器向外围电路发送第三子前缀命令c以及lp数据，外围电路根据第三子前缀命令c对lp数据执行复制操作，生成mp数据，即mp数据与lp数据相同；向外围电路发送写入命令(例如，80h)，外围电路开始将lp数据、mp数据、up数据和xp数据写入存储单元阵列，以在存储单元中存储4个比特信息，并产生2个不同的数据态，即将qlc存储器中的部分存储空间用作slc，如图6中
④
所示。这里，up数据和xp数据为全0序列或全1序列。
102.需要说明的是，第三子前缀命令c在80h命令之前发送。具体地，图7(d)示出了将qlc存储器中的部分存储空间用作slc的写入时序图，在qlc存储器中写入slc模式时，首先发送第三子前缀命令c，在确定mp数据后再发送80h命令，然后在地址周期发送地址信号c1、c2、r1、r2和r3，通过该地址信号可以确定待写入的存储单元所在的逻辑地址，并将lp数据、mp数据、up数据和xp数据写入存储单元。
103.在一具体示例中，结合图8(a)所示，lp数据为(1111111100000000)序列，外围电路根据第三子前缀命令c对lp数据执行复制操作，生成mp数据为(1111111100000000)序列，up数据为(1111111111111111)序列，xp数据为(1111111111111111)序列，将lp数据、mp数据、up数据和xp数据写入存储单元阵列，在存储单元阵列中产生2个数据态，如图8(d)所示，分别是擦除态e(1111)和编程态p8(0011)。
104.需要说明的是，本示例中以lp数据为(1111111100000000)序列，up数据为(1111111111111111)序列、xp数据为(1111111111111111)序列为例进行说明，以便于向本领域技术人员传达本公开，然而本公开并不限于此。lp的数据还可以是由“1”和“0”组成的其它序列或者up数据和xp数据还可以是全0序列，仅需保证通过对lp数据执行第三前缀命令c生成mp数据后，在qlc存储器中产生擦除态e至编程态p15中任意2个不同的数据态即可。
105.优选地，lp数据为(1111111100000000)序列，up数据为(1111111111111111)序列，
xp数据为(1111111111111111)序列，如图8(d)所示，当将qlc存储器中的部分存储空间用作slc时，擦除态e和编程态p8之间的阈值电压差m4较大，有利于保证用作mlc时读取操作的准确性。
106.本公开实施例中，当m和n的差值为3时，外围电路根据第三子前缀命令对n组逻辑页数据执行复制操作，可生成第n+1组逻辑页数据，并将n组逻辑页数据、第n+1组逻辑页数据、第n+2组逻辑页数据和第m组逻辑页数据写入存储单元阵列，在存储单元中存储m个比特信息的同时可在存储单元阵列中产生2n个不同的数据态，例如，当存储器是qlc时，可将qlc存储器的部分存储空间用作slc，使得存储器兼具至少两种存储单元模式，有利于增加存储器的应用场景，在与主流存储器兼容的同时可以更好的满足客户需求。
107.在一些实施例中，在执行步骤s202之前，上述操作方法还包括：将n组逻辑页数据和第n+1组逻辑页数据分别存储至多个数据寄存器；其中，每个数据寄存器用于存储一组逻辑页数据；
108.在将第n+2组逻辑页数据和第m组逻辑页数据写入存储单元阵列之前，上述操作方法还包括：将第n+2组逻辑页数据存储至数据寄存器；将第m组逻辑页数据存储至缓存寄存器。
109.示例性地，结合图9所示，将lp数据(1111111100000000)存储至数据寄存器1、up数据(1111111111111111)存储至数据寄存器3以及xp数据(1111111111111111)存储至缓存寄存器，在生成mp数据后，将mp数据(1111111100000000)存储至数据寄存器2，在接收到80h命令后，依次将数据寄存器1存储的lp数据、数据寄存器2存储的mp数据、数据寄存器3存储的up数据以及缓存寄存器存储的xp数据写入存储单元阵列。
110.在一些实施例中，在确定第n+1组逻辑页数据之前，上述操作方法还包括：
111.判断外围电路是否接收到前缀命令，并生成判断结果；
112.在判断结果指示外围电路接收到前缀命令时，根据接收的前缀命令和n组逻辑页数据，确定第n+1组逻辑页数据；
113.在判断结果指示外围电路未接收到前缀命令时，将m组逻辑页数据写入存储单元阵列，以在存储单元阵列中产生2m个不同的数据态。
114.仍以qlc存储器为例，外围电路中的逻辑控制单元可读取命令寄存器，并根据读取结果判断命令寄存器是否存储有前缀命令(例如，第一子前缀命令或第二子前缀命令或第三子前缀命令)，在读取结果指示命令寄存器中存储有前缀命令时，外围电路根据前缀命令和n组逻辑页数据确定第n+1组逻辑页数据，即将qlc存储器的部分存储空间用作tlc、mlc或slc。
115.在读取结果指示命令寄存器中未存储有前缀命令时，向外围电路发送80h命令，外围电路将m组逻辑页数据写入存储单元阵列，以在存储单元中存储m个比特信息，并在存储单元阵列中产生2m个不同的数据态。这里，写入m组逻辑页数据的存储空间用作qlc，如图6中
①
所示。
116.在一具体示例中，参照图8(a)所示，lp数据为(1111111100000000)序列，mp数据为(1111000000001111)序列，up数据为(1100001111000011)序列，xp数据为(1001100110011001)序列，外围电路根据80h命令将lp数据、mp数据、up数据和xp数据写入存储单元阵列，在存储单元阵列中产生16个数据态，如图8(a)所示，分别是擦除态e(1111)、
编程态p1(1110)、编程态p2(1100)、编程态p3(1101)、编程态p4(1001)、编程态p5(1000)、编程态p6(1010)、编程态p7(1011)、编程态p8(0011)、编程态p9(0010)、编程态p10(0000)、编程态p11(0001)、编程态p12(0101)、编程态p13(0100)、编程态p14(0110)和编程态p15(0111)。
117.本公开实施例中，通过判断外围电路是否接收到前缀命令并生成判断结果，根据判断结果确定是否将qlc存储器的部分存储空间用作slc、mlc、tlc、中的至少一个，有利于精确的配置nand存储器。
118.在一些实施例中，上述操作方法还包括：在数据寄存器损坏时，外围电路将n组逻辑页数据中的一组逻辑页数据存储至备用数据寄存器。例如，参照图9所示，在数据寄存器1损坏时，外围电路将lp数据存储至备用数据寄存器4；和/或，在数据寄存器2损坏时，外围电路将mp数据存储至备用数据寄存器5等。
119.需要说明的是，本示例中仅示意出2个备用数据寄存器，存储器中备用数据寄存器的数量不限于2个，还可以是1个、3个甚至更多个，本公开在此不作限制。在实际应用中，可根据需求合理设置备用数据寄存器的数量。
120.本公开实施例还提供一种存储器控制器，存储器控制器耦合到存储器，存储器包括存储单元阵列以及与存储单元阵列耦合的外围电路，存储单元阵列包括能存储m个比特信息的存储单元，m为大于1的正整数；存储器控制器被配置为：将前缀命令和n组逻辑页数据发送给外围电路，以使外围电路根据前缀命令和n组逻辑页数据确定第n+1组逻辑页数据，并在存储单元阵列中产生2n个不同的数据态；其中，n为正整数，n+1为小于或等于m的正整数。
121.在一些实施例中，前缀命令包括：第一子前缀命令，第一子前缀命令用于指示对n组逻辑页数据执行异或运算；
122.存储器控制器具体被配置为：将第一子前缀命令和n组逻辑页数据发送给外围电路，以使外围电路根据第一子前缀命令对n组逻辑页数据执行异或运算，生成第m组逻辑页数据；其中，n+1等于m。
123.在一些实施例中，前缀命令包括：第二子前缀命令，第二子前缀命令用于指示对n组逻辑页数据执行异或非运算；
124.存储器控制器具体被配置为：将第二子前缀命令和n组逻辑页数据发送给外围电路，以使外围电路根据第二子前缀命令对n组逻辑页数据执行异或运算，生成第n+1组逻辑页数据；
125.存储器控制器还被配置为：将第m组逻辑页数据发送给外围电路；其中，第m组逻辑页数据为全0序列或全1序列，m和n的差值为2。
126.在一些实施例中，前缀命令包括：第三子前缀命令，第三子前缀命令用于指示第n+1组逻辑页数据等于第n组逻辑页数据；
127.存储器控制器具体被配置为：将第三子前缀命令和n组逻辑页数据发送给外围电路，以使外围电路根据第三子前缀命令对n组逻辑页数据执行复制操作，生成第n+1组逻辑页数据；
128.存储器控制器还被配置为：将第n+2组逻辑页数据和第m组逻辑页数据发送给外围电路；其中，第n+2组逻辑页数据和第m组逻辑页数据为全0序列或全1序列，m和n的差值为3。
129.在一些实施例中，存储器控制器还被配置为：在发送前缀命令后，将写入命令发送给外围电路，以使外围电路根据写入命令至少将n组逻辑页数据和第n+1组逻辑页数据写入存储单元阵列。
130.图10是根据本公开实施例示出的一种存储器100的示意图。参照图10所示，存储器100包括：
131.存储单元阵列101，存储单元阵列101包括能存储m个比特信息的存储单元106；
132.外围电路102，耦合到存储单元阵列101；其中，
133.外围电路102被配置为根据接收的前缀命令和接收的n组逻辑页数据确定第n+1组逻辑页数据；其中，n为正整数，n+1为小于或等于m的正整数；
134.外围电路102还被配置为将n组逻辑页数据和第n+1组逻辑页数据写入存储单元阵列101，以在存储单元阵列101中产生2n个不同的数据态。
135.存储单元阵列101可以是nand闪存存储器单元阵列，其中，存储单元阵列101以nand存储串108的阵列的形式提供，每个nand存储串108垂直地延伸。在一些实施方式中，每个nand存储串108包括串联耦合并且垂直地堆叠的多个存储单元106。每个存储单元106可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元106的区域内捕获的电子的数量。每个存储单元106可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。
136.在一些实施方式中，每个存储单元106是具有两种可能的数据态并且因此可以存储1比特数据的单级单元。例如，第一数据态“0”可以对应于第一电压范围，并且第二数据态“1”可以对应于第二电压范围。
137.在一些实施方式中，每个存储单元106是能够在多于四个的数据态中存储多于1比特数据的单元。例如，可以每单元存储2比特(又被称为多级单元)，可以每单元存储3比特(又被称为三级单元)，或者可以每单元存储4比特(又被称为四级单元)。每个多级单元可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个多级单元存储2比特数据，则多级单元可以被写入为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的数据态中的一个。第四标称存储值可以用于擦除状态。
138.如图10中所示，每个nand存储串108可以包括在其源极端处的源极选择晶体管(source select transistor，sst)110和在其漏极端处的漏极选择晶体管(drain select transistor，dst)112。源极选择晶体管110和漏极选择晶体管112可以被配置为在读取和写入操作期间激活选定的nand存储串108(阵列的列)。
139.在一些实施方式中，同一存储块104中的nand存储串108的源极通过同一源极线(source line，sl)114耦合。换句话说，根据一些实施方式，同一存储块104中的所有nand存储串108具有阵列公共源极(array common source，acs)。
140.根据一些实施方式，每个nand存储串108的漏极选择晶体管112耦合到相应的位线116，可以经由输出总线(未示出)从位线116读取或写入数据。
141.在一些实施方式中，每个nand存储串108被配置为通过经由一个或多个漏极选择栅线111将选择电压(例如，高于漏极选择晶体管112的阈值电压)或取消选择电压(例如，0v)施加到相应的漏极选择栅极，这里，选择电压用于导通漏极选择晶体管112，取消选择电压用于关断漏极选择晶体管112。和/或，在一些实施方式中，每个nand存储串108被配置为
通过经由一个或多个源极选择栅线115将选择电压(例如，高于源极选择晶体管110的阈值电压)或取消选择电压(例如，0v)施加到相应的源极选择栅极，这里，选择电压用于导通源极选择晶体管110，取消选择电压用于关断源极选择晶体管110。
142.如图10中所示，nand存储串108可以被组织为多个存储块104，多个存储块104的每一个可以具有公共源极线114(例如，耦合到地)。在一些实施方式中，每个存储块104是用于擦除操作的基本数据单位，即，同一存储块104上的所有存储单元106同时被擦除。
143.应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻nand存储串108的存储单元106可以通过字线118耦合，字线118选择存储单元106的哪一行受读取和写入操作的影响。
144.在一些实施方式中，每个字线118记为一个存储页120。以比特为单位的一个存储页120的大小，可以与一个存储块104中由字线118耦合的nand存储串108的数量相关。每个字线118可以包括在相应存储页120中的每个存储单元106处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。可以理解的是，一个存储单元行即为位于同一存储页120的多个存储单元106。
145.图11是根据本公开实施例示出的一种nand存储串108的剖面图。如图11中所示，nand存储串108可以在衬底202上方垂直地延伸穿过存储堆叠层204。衬底202可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者任何其他合适的材料。
146.存储堆叠层204可以包括交替的栅极导电层206和栅极电介质层208。存储堆叠层204中的栅极导电层206和栅极电介质层208的对的数量可以确定存储单元阵列101中的存储单元106的数量。
147.栅极导电层206可以包括导电材料，导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层206可以包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层206可以包括掺杂多晶硅层。每个栅极导电层206可以包括围绕存储单元106的控制栅极，并且可以在存储堆叠层204的顶部处横向地延伸作为漏极选择栅线111、在存储堆叠层204的底部处横向地延伸作为源极选择栅线115、或者在漏极选择栅线111与源极选择栅线115之间横向地延伸作为字线118。
148.如图11中所示，nand存储串108包括垂直地延伸穿过存储器堆叠层204的沟道结构212。在一些实施方式中，沟道结构212包括填充有(一种或多种)半导体材料(例如，作为半导体沟道220)和(一种或多种)电介质材料(例如，作为存储膜218)的沟道孔。在一些实施方式中，半导体沟道220包括硅，例如，多晶硅。在一些实施方式中，存储膜218是包括隧穿层226、存储层224(又称为“电荷捕获/存储层”)和阻挡层222的复合电介质层。沟道结构212可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道220、隧穿层226、存储层224和阻挡层222以此顺序从圆柱的中心朝向圆柱的外表面径向布置。隧穿层226可以包括氧化硅、氮氧化硅或其任何组合。存储层224可以包括氮化硅、氮氧化硅或其任何组合。阻挡层222可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜218可以包括氧化硅/氮氧化硅/氧化硅(ono)的复合层。
149.根据一些实施方式，如图11中所示，阱214(例如，p阱和/或n阱)形成在衬底202中，
并且nand存储串108的源极端与阱214接触。在一些实施方式中，nand存储串108还包括在nand存储串108的漏极端处的沟道插塞216。应当理解，尽管在图11中未示出，但是可以形成存储单元阵列101的附加部件，附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。
150.返回参考图10，外围电路102可以通过位线116、字线118、源极线114、源极选择栅线115和漏极选择栅线111耦合到存储单元阵列101。外围电路102可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线116、字线118、源极线114、源极选择栅线115和漏极选择栅线111将电压信号和/或电流信号施加到每个存储单元106以及从每个存储单元106感测电压信号和/或电流信号来促进存储单元阵列101的操作。
151.在一些实施例中，当n+1等于m时，前缀命令包括：第一子前缀命令；其中，第一子前缀命令指示对n组逻辑页数据执行异或运算；
152.外围电路102具体被配置为：根据第一子前缀命令对n组逻辑页数据执行异或运算，生成第m组逻辑页数据；
153.外围电路102还具体被配置为：将n组逻辑页数据和第m组逻辑页数据写入存储单元阵列，以在存储单元中存储m个比特信息。
154.在一些实施例中，外围电路102包括：
155.多个数据寄存器，用于存储n组逻辑页数据；其中，每个数据寄存器用于存储一组逻辑页数据；
156.缓存寄存器，用于存储第m组逻辑页数据。
157.在一些实施例中，外围电路102包括：
158.备用数据寄存器，用于在数据寄存器损坏时存储n组逻辑页数据中的一组逻辑页数据。
159.在一些实施例中，当m和n的差值为2时，前缀命令包括：第二子前缀命令；其中，第二子前缀命令指示对n组逻辑页数据执行异或非运算；
160.外围电路102具体被配置为：根据第二子前缀命令对n组逻辑页数据执行异或非运算，生成第n+1组逻辑页数据；
161.外围电路102还被配置为：将第m组逻辑页数据写入存储单元阵列，以在存储单元中存储m个比特信息；其中，第m组逻辑页数据为全0序列或全1序列。
162.在一些实施例中，外围电路102包括：
163.多个数据寄存器，用于存储n组逻辑页数据和第n+1组逻辑页数据；其中，每个数据寄存器用于存储一组逻辑页数据；
164.缓存寄存器，用于存储第m组逻辑页数据。
165.在一些实施例中，当m和n的差值为3时，前缀命令包括：第三子前缀命令；其中，第三子前缀命令指示第n+1组逻辑页数据等于第n组逻辑页数据；
166.外围电路102具体被配置为：根据第三子前缀命令对n组逻辑页数据执行复制操作，生成第n+1组逻辑页数据；
167.外围电路102还被配置为：将第n+2组逻辑页数据和第m组逻辑页数据写入存储单元阵列，以在存储单元中存储m个比特信息；其中，第n+2组逻辑页数据和第m组逻辑页数据为全0序列或全1序列。
168.在一些实施例中，外围电路102包括：
169.多个数据寄存器，用于存储n组逻辑页数据、第n+1组逻辑页数据和第n+2组逻辑页数据；其中，每个数据寄存器用于存储一组逻辑页数据；
170.缓存寄存器，用于存储第m组逻辑页数据。
171.在一些实施例中，外围电路102还被配置为:
172.在确定第n+1组逻辑页数据之前，判断是否接收到前缀命令，并生成判断结果；
173.在判断结果指示接收到前缀命令时，根据接收的前缀命令和n组逻辑页数据，确定第n+1组逻辑页数据；
174.在判断结果指示未接收到前缀命令时，将m组逻辑页数据写入存储单元阵列，以在存储单元阵列中产生2m个不同的数据态。
175.外围电路102可以包括使用金属-氧化物-半导体(mos)技术形成的各种类型的外围电路。例如，图12示出了一些示例性外围电路102，外围电路102包括页缓冲器/感测放大器304、列解码器/位线(bl)驱动器306、行解码器/字线(wl)驱动器308、电压发生器310、控制逻辑单元312、寄存器314、接口316和数据总线318。应当理解，在一些示例中，还可以包括图12中未示出的附加外围电路。
176.页缓冲器/感测放大器304可以被配置为根据来自控制逻辑单元312的控制信号从存储单元阵列101读取数据以及向存储单元阵列101写入(编程)数据。在一个示例中，页缓冲器/感测放大器304可以存储要被编程到存储单元阵列101的一个存储页120中的一页写入数据(编程数据)。在另一示例中，页缓冲器/感测放大器304可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线118的存储单元106中。在又一示例中，页缓冲器/感测放大器304还可以感测来自位线116的表示存储在存储单元106中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器306可以被配置为由控制逻辑单元312控制，并且通过施加从电压发生器310生成的位线电压来选择一个或多个nand存储串108。
177.行解码器/字线驱动器308可以被配置为由控制逻辑单元312控制，并且选择/取消选择存储单元阵列101的存储块104并且选择/取消选择存储块104的字线118。行解码器/字线驱动器308还可以被配置为使用从电压发生器310生成的字线电压(v
wl
)来驱动字线118。在一些实施方式中，行解码器/字线驱动器308还可以选择/取消选择并且驱动源极选择栅线115和漏极选择栅线111。如下文详细描述的，行解码器/字线驱动器308被配置为对耦合到(一个或多个)选定字线118的存储单元106执行擦除操作。电压发生器310可以被配置为由控制逻辑单元312控制，并且生成要被供应到存储单元阵列101的字线电压(例如，读取电压、写入电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
178.控制逻辑单元312可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器314可以耦合到控制逻辑单元312，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(op码)和命令地址。接口316可以耦合到控制逻辑单元312，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元312，以及缓冲从控制逻辑单元312接收的状态信息并且将其中继到主机。接口316还可以经由数据总线318耦合到列解码器/位线驱动器306，并且充当数据i/o接口和数据缓冲器，以缓冲数据并且将其中继到存
储单元阵列101或从存储单元阵列101中继或缓冲数据。
179.需要强调的是，外围电路102被配置为对多个存储器单元行中的选定存储器单元行执行本公开实施例提供的写入操作。
180.图13是根据本公开实施例示出的一种存储系统400的示意图。参照图13所示，存储系统400，包括：
181.一个或多个如上述实施例中的存储器100；
182.如上述实施例中的存储器控制器406，耦合到存储器100并且被配置为控制存储器100。
183.系统400可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者其中具有储存器的任何其他合适的电子设备。
184.如图13中所示，系统400可以包括主机408和存储子系统402，存储子系统402具有一个或多个存储器100，存储子系统还包括存储器控制器406。主机408可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。主机408可以被配置为将数据发送到存储器100。或者，主机408可以被配置为从存储器100接收数据。
185.存储器100可以是本公开中公开的任何存储器器件。存储器100(例如，nand闪存存储器器件(例如，三维(3d)nand闪存存储器器件))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
186.根据一些实施方式，存储器控制器406还耦合到主机408。存储器控制器406可以管理存储在存储器100中的数据，并且与主机408通信。
187.在一些实施方式中，存储器控制器406被设计为用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。
188.在一些实施方式中，存储器控制器406被设计为用于在高占空比环境固态硬盘(ssd)或嵌入式多媒体卡(emmc)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。
189.存储器控制器406可以被配置为控制存储器100的操作，例如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于存储在或要存储在存储器100中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为处理关于从存储器100读取的或者被写入到存储器100的数据的纠错码(ecc)。
190.存储器控制器406还可以执行任何其他合适的功能，例如，格式化存储器100。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。
191.存储器控制器406和一个或多个存储器100可以集成到各种类型的存储设备中，例
如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储系统400可以实施并且封装到不同类型的终端电子产品中。
192.在如图14a中所示的一个示例中，存储器控制器406和单个存储器100可以集成到存储器卡502中。存储器卡502可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡502还可以包括将存储器卡502与主机(例如，图13中的主机408)耦合的存储器卡连接器504。
193.在如图14b中所示的另一示例中，存储器控制器406和多个存储器100可以集成到固态驱动器(ssd)506中。固态驱动器506还可以包括将固态驱动器506与主机(例如，图13中的主机408)耦合的固态驱动器连接器508。在一些实施方式中，固态驱动器506的存储容量和/或操作速度大于存储器卡502的存储容量和/或操作速度。
194.可以理解的是，存储器控制器406可以执行如本公开任一实施例提供的操作方法。
195.应理解，说明书通篇中提到的“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一些实施例中”或“在另一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
196.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
197.在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
198.上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
199.另外，在本公开各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
200.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
技术特征：
1.一种存储系统的操作方法，其特征在于，所述存储系统包括存储器，所述存储器包括存储单元阵列以及与所述存储单元阵列耦合的外围电路，所述存储单元阵列包括能存储m个比特信息的存储单元，m为大于1的正整数；所述操作方法包括：所述外围电路根据接收的前缀命令和接收的n组逻辑页数据，确定第n+1组逻辑页数据；其中，n为正整数，n+1为小于或等于m的正整数；将所述n组逻辑页数据和所述第n+1组逻辑页数据写入所述存储单元阵列，以在所述存储单元阵列中产生2
n
个不同的数据态。2.根据权利要求1所述的操作方法，其特征在于，当n+1等于m时，所述前缀命令包括：第一子前缀命令；其中，所述第一子前缀命令指示对所述n组逻辑页数据执行异或运算；所述外围电路根据接收的前缀命令和n组逻辑页数据确定第n+1组逻辑页数据，包括：所述外围电路根据所述第一子前缀命令对所述n组逻辑页数据执行所述异或运算，生成第m组逻辑页数据；所述将所述n组逻辑页数据和所述第n+1组逻辑页数据写入所述存储单元阵列，包括：将所述n组逻辑页数据和所述第m组逻辑页数据写入所述存储单元阵列，以在所述存储单元中存储m个比特信息。3.根据权利要求2所述的操作方法，其特征在于，在将所述n组逻辑页数据和所述第m组逻辑页数据写入所述存储单元阵列之前，所述操作方法还包括：将所述n组逻辑页数据分别存储至多个数据寄存器；其中，每个所述数据寄存器用于存储一组逻辑页数据；将所述第m组逻辑页数据存储至缓存寄存器。4.根据权利要求1所述的操作方法，其特征在于，当m和n的差值为2时，所述前缀命令包括：第二子前缀命令；其中，所述第二子前缀命令指示对所述n组逻辑页数据执行异或非运算；所述外围电路根据接收的前缀命令和n组逻辑页数据确定第n+1组逻辑页数据，包括：所述外围电路根据所述第二子前缀命令对所述n组逻辑页数据执行所述异或非运算，生成所述第n+1组逻辑页数据；所述操作方法还包括：将第m组逻辑页数据写入所述存储单元阵列，以在所述存储单元中存储m个比特信息；其中，所述第m组逻辑页数据为全0序列或全1序列。5.根据权利要求1所述的操作方法，其特征在于，当m和n的差值为3时，所述前缀命令包括：第三子前缀命令；其中，所述第三子前缀命令指示所述第n+1组逻辑页数据等于第n组逻辑页数据；所述外围电路根据接收的前缀命令和n组逻辑页数据确定第n+1组逻辑页数据，包括：所述外围电路根据所述第三子前缀命令对所述n组逻辑页数据执行复制操作，生成所述第n+1组逻辑页数据；所述操作方法还包括：将第n+2组逻辑页数据和第m组逻辑页数据写入所述存储单元阵列，以在所述存储单元中存储m个比特信息；其中，所述第n+2组逻辑页数据和所述第m组逻辑页数据为全0序列或全1序列。
6.根据权利要求1所述的操作方法，其特征在于，在确定所述第n+1组逻辑页数据之前，所述操作方法还包括：判断是否接收到所述前缀命令，并生成判断结果；在所述判断结果指示接收到所述前缀命令时，根据接收的所述前缀命令和所述n组逻辑页数据，确定所述第n+1组逻辑页数据。7.根据权利要求6所述的操作方法，其特征在于，在所述判断结果指示未接收到所述前缀命令时，将m组逻辑页数据写入所述存储单元阵列，以在所述存储单元阵列中产生2
m
个不同的数据态。8.一种存储器控制器，其特征在于，所述存储器控制器耦合到存储器，所述存储器包括存储单元阵列以及与所述存储单元阵列耦合的外围电路，所述存储单元阵列包括能存储m个比特信息的存储单元，m为大于1的正整数；所述存储器控制器被配置为：将前缀命令和n组逻辑页数据发送给所述外围电路，以使所述外围电路根据所述前缀命令和所述n组逻辑页数据确定第n+1组逻辑页数据，并在所述存储单元阵列中产生2
n
个不同的数据态；其中，n为正整数，n+1为小于或等于m的正整数。9.根据权利要求8所述的存储器控制器，其特征在于，所述前缀命令包括：第一子前缀命令，所述第一子前缀命令用于指示对所述n组逻辑页数据执行异或运算；所述存储器控制器具体被配置为：将所述第一子前缀命令和n组逻辑页数据发送给所述外围电路，以使所述外围电路根据所述第一子前缀命令对所述n组逻辑页数据执行所述异或运算，生成第m组逻辑页数据；其中，n+1等于m。10.根据权利要求8所述的存储器控制器，其特征在于，所述前缀命令包括：第二子前缀命令，所述第二子前缀命令用于指示对所述n组逻辑页数据执行异或非运算；所述存储器控制器具体被配置为：将所述第二子前缀命令和n组逻辑页数据发送给所述外围电路，以使所述外围电路根据所述第二子前缀命令对所述n组逻辑页数据执行所述异或运算，生成所述第n+1组逻辑页数据；所述存储器控制器还被配置为：将第m组逻辑页数据发送给所述外围电路；其中，所述第m组逻辑页数据为全0序列或全1序列，m和n的差值为2。11.根据权利要求8所述的存储器控制器，其特征在于，所述前缀命令包括：第三子前缀命令，所述第三子前缀命令用于指示所述第n+1组逻辑页数据等于第n组逻辑页数据；所述存储器控制器具体被配置为：将所述第三子前缀命令和n组逻辑页数据发送给所述外围电路，以使所述外围电路根据所述第三子前缀命令对所述n组逻辑页数据执行复制操作，生成所述第n+1组逻辑页数据；所述存储器控制器还被配置为：将第n+2组逻辑页数据和第m组逻辑页数据发送给所述外围电路；其中，所述第n+2组逻辑页数据和所述第m组逻辑页数据为全0序列或全1序列，m和n的差值为3。12.根据权利要求8所述的存储器控制器，其特征在于，所述存储器控制器还被配置为：在发送所述前缀命令后，将写入命令发送给所述外围电路，以使所述外围电路根据所述写入命令至少将所述n组逻辑页数据和所述第n+1组逻辑页数据写入所述存储单元阵列。13.一种存储器，其特征在于，包括：存储单元阵列，所述存储单元阵列包括能存储m个比特信息的存储单元；
外围电路，耦合到所述存储单元阵列；其中，所述外围电路被配置为根据接收的前缀命令和接收的n组逻辑页数据确定第n+1组逻辑页数据；其中，n为正整数，n+1为小于或等于m的正整数；所述外围电路还被配置为将所述n组逻辑页数据和所述第n+1组逻辑页数据写入所述存储单元阵列，以在所述存储单元阵列中产生2
n
个不同的数据态。14.根据权利要求13所述的存储器，其特征在于，当n+1等于m时，所述前缀命令包括：第一子前缀命令；其中，所述第一子前缀命令指示对所述n组逻辑页数据执行异或运算；所述外围电路具体被配置为：根据所述第一子前缀命令对所述n组逻辑页数据执行所述异或运算，生成第m组逻辑页数据；所述外围电路还具体被配置为：将所述n组逻辑页数据和所述第m组逻辑页数据写入所述存储单元阵列，以在所述存储单元中存储m个比特信息。15.根据权利要求14所述的存储器，其特征在于，所述外围电路包括：多个数据寄存器，用于存储所述n组逻辑页数据；其中，每个所述数据寄存器用于存储一组逻辑页数据；缓存寄存器，用于存储所述第m组逻辑页数据。16.根据权利要求15所述的存储器，其特征在于，所述外围电路包括：备用数据寄存器，用于在所述数据寄存器损坏时存储所述n组逻辑页数据中的一组逻辑页数据。17.根据权利要求13所述的存储器，其特征在于，当m和n的差值为2时，所述前缀命令包括：第二子前缀命令；其中，所述第二子前缀命令指示对所述n组逻辑页数据执行异或非运算；所述外围电路具体被配置为：根据所述第二子前缀命令对所述n组逻辑页数据执行所述异或非运算，生成所述第n+1组逻辑页数据；所述外围电路还被配置为：将第m组逻辑页数据写入所述存储单元阵列，以在所述存储单元中存储m个比特信息；其中，所述第m组逻辑页数据为全0序列或全1序列。18.根据权利要求13所述的存储器，其特征在于，当m和n的差值为3时，所述前缀命令包括：第三子前缀命令；其中，所述第三子前缀命令指示所述第n+1组逻辑页数据等于第n组逻辑页数据；所述外围电路具体被配置为：根据所述第三子前缀命令对所述n组逻辑页数据执行复制操作，生成所述第n+1组逻辑页数据；所述外围电路还被配置为：将第n+2组逻辑页数据和第m组逻辑页数据写入所述存储单元阵列，以在所述存储单元中存储m个比特信息；其中，所述第n+2组逻辑页数据和所述第m组逻辑页数据为全0序列或全1序列。19.根据权利要求13所述的存储器，其特征在于，所述外围电路还被配置为：在确定所述第n+1组逻辑页数据之前，判断是否接收到所述前缀命令，并生成判断结果；在所述判断结果指示接收到所述前缀命令时，根据接收的所述前缀命令和所述n组逻辑页数据，确定所述第n+1组逻辑页数据。20.根据权利要求19所述的存储器，其特征在于，所述外围电路还被配置为：在所述判
断结果指示未接收到所述前缀命令时，将m组逻辑页数据写入所述存储单元阵列，以在所述存储单元阵列中产生2
m
个不同的数据态。21.一种存储系统，其特征在于，包括：一个或多个如权利要求13至20任一项所述的存储器；如权利要求8至12任一项所述的存储器控制器，耦合到所述存储器并且被配置为控制所述存储器。
技术总结
本公开实施例公开了一种存储系统及其操作方法、存储器控制器和存储器。所述存储系统包括存储器，所述存储器包括存储单元阵列以及与所述存储单元阵列耦合的外围电路，所述存储单元阵列包括能存储m个比特信息的存储单元，m为大于1的正整数；所述操作方法包括：所述外围电路根据接收的前缀命令和接收的n组逻辑页数据，确定第n+1组逻辑页数据；其中，n为正整数，n+1为小于或等于m的正整数；将所述n组逻辑页数据和所述第n+1组逻辑页数据写入所述存储单元阵列，以在所述存储单元阵列中产生2
