用于执行数据对齐操作的电子设备的制作方法
用于执行数据对齐操作的电子设备
1.相关申请的交叉引用
2.本技术要求于2021年6月24日提交韩国知识产权局的韩国申请第10-2021-0082613号的优先权，其整体内容通过引用合并于此。
技术领域
3.本公开的实施方式总体上可以涉及一种电子设备，更具体地，一种被配置为根据操作速度执行数据对齐操作的电子设备。
背景技术：
4.近来，为了提高半导体器件的操作速度，已经使用了用于每个时钟周期输入/输出包括多个比特位的数据的各种方案。例如，使用归零(rz)格式、不归零(nrz)格式和四电平脉冲幅度调制(pam4)格式。
5.在归零格式中，当输入/输出包括多个比特位的数据中的逻辑高电平的比特位时，该比特位保持逻辑高电平以及随后立即返回逻辑低电平。在不归零格式中，包括多个比特位的数据中的逻辑高电平的比特位和逻辑低电平的比特位各自均保持其逻辑电平直到输入下一比特位的时间点。在四电平脉冲幅度调制格式中，在输入/输出数据时通过将数据的脉冲幅度调整为四个电平，每个脉冲输入/输出2比特位数据。在四电平脉冲幅度调制(pam4)格式中，使用三个比较器来识别2比特位数据，以及以对各个比较器的输出信号进行编码这种方式识别2比特位数据。
技术实现要素：
6.在一个实施方式中，一种电子设备可以包括：比较电路，被配置为在第一操作模式中通过接收具有第一电平至第四电平中的任何一个电平的输入数据来生成第一至第三比较信号，以及在第二操作模式中通过接收具有第一电平和第四电平中的任何一个电平的输入数据来生成第二比较信号；采样电路，被配置为在第一操作模式中与采样时钟同步地从第一至第三比较信号生成第一至第三采样数据，以及在第二操作模式中从第二比较信号生成第二采样数据；以及对齐电路，用于与对齐时钟和输出时钟同步地对齐第一至第三采样数据并基于对齐的第一至第三采样数据生成对齐数据，或者与对齐时钟和输出时钟同步地对齐第二采样数据并基于对齐的第二采样数据生成对齐数据。
7.在一个实施方式中，一种电子设备可以包括：时钟分频电路，被配置为通过对写入时钟的频率进行分频来生成第一至第四采样时钟、第一至第四对齐时钟以及第一和第二输出时钟；以及数据对齐电路，被配置为在第一操作模式中接收具有第一电平至第四电平中的任何一个电平的输入数据并通过与第一至第四采样时钟、第一至第四对齐时钟以及第一和第二输出时钟同步地对齐输入数据来生成对齐数据，以及在第二操作模式中接收具有第一电平和第四电平中的任何一个电平的输入数据并通过与第一至第四采样时钟、第一至第四对齐时钟以及第一和第二输出时钟同步地对齐输入数据来生成对齐数据。
附图说明
8.图1是图示根据本公开的实施方式的电子设备的配置的框图。
9.图2是图示图1所示的电子设备中包括的时钟分频电路的配置的框图。
10.图3是图示图2所示的时钟分频电路中包括的时钟选择电路的配置的电路图。
11.图4和图5是帮助说明图2所示的时钟分频电路的操作的示图。
12.图6是图示图1所示的电子设备中包括的比较电路的配置的示图。
13.图7是帮助说明根据本公开的实施方式的第一操作模式中的输入数据和参考电压的电平的曲线图。
14.图8是帮助说明根据本公开的实施方式的第二操作模式中的输入数据和参考电压的电平的曲线图。
15.图9是图示图1所示的电子设备中包括的采样电路的配置的示图。
16.图10是图示图1所示的电子设备中包括的对齐电路的配置的框图。
17.图11是帮助说明图10所示的编码器的操作的表格。
18.图12、图13、图14、图15、图16和图17是帮助说明根据本公开的实施方式的电子设备的操作的时序图。
19.图18是图示根据实施方式的被应用图1至图17中所示的电子设备的电子系统的配置的示图。
具体实施方式
20.术语“预设”是指当参数在处理或算法中使用时参数的数值是预先确定的。根据实施方式，可以在处理或算法开始时或在处理或算法执行时设置参数的数值。
21.诸如“第一”和“第二”的用于区分各种部件的术语不受部件的限制。例如，第一部件可被称为第二部件，反之亦然。
22.当一个部件被称为“耦接”或“连接”到另一部件时，应当理解，这些部件可以彼此直接耦接或连接，或者通过置于其间的其他部件彼此耦接或连接。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一部件时，应当理解，这些部件彼此直接耦接或连接而没有其他部件置于其间。
[0023]“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号与具有“逻辑低电平”的信号不同。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据实施方式，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据实施方式，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，具有逻辑高电平的信号根据实施方式可以被设置为具有逻辑低电平，并且具有逻辑低电平的信号根据实施方式可以被设置为具有逻辑高电平。
[0024]
在下文中，将通过实施方式更详细地描述本公开的教导。实施方式仅用于提供本公开的教导的示例，并且本公开的范围不受这些实施方式的限制。
[0025]
本公开的一些实施方式可以涉及一种能够支持第一操作模式和第二操作模式的电子设备，在第一操作模式中，在数据对齐操作期间，将数据的脉冲幅度调整为四个电平并且每个脉冲输入/输出2比特位数据，而在第二操作模式中，在数据对齐操作期间，数据中的逻辑高电平的比特位和逻辑低电平的比特位均保持其逻辑电平，直到输入下一比特位的时
间点。
[0026]
根据本公开的实施方式，可以支持第一操作模式和第二操作模式，在第一操作模式中，在数据对齐操作期间，将数据的脉冲幅度调整为四个电平并且每个脉冲输入/输出2比特位数据，而在第二操作模式中，在数据对齐操作期间，数据中的逻辑高电平的比特位和逻辑低电平的比特位均保持其逻辑电平，直到输入下一比特位的时间点。
[0027]
此外，根据本公开的实施方式，可以通过在数据对齐操作期间根据高速操作和低速操作选择性地执行第一操作模式和第二操作模式来确保数据对齐操作的可靠性。
[0028]
如图1所示，根据本公开实施方式的电子设备10可以包括控制电路110、写入时钟生成电路120、时钟分频电路130和数据对齐电路140。
[0029]
控制电路110可以在模式寄存器设置操作和测试模式中生成选择信号sel。在模式寄存器设置操作中，控制电路110可以通过模式寄存器设置信号mrs生成被使能以进入第一操作模式的选择信号sel。在模式寄存器设置操作中，控制电路110可以通过模式寄存器设置信号mrs生成被禁止以进入第二操作模式的选择信号sel。在测试模式中，控制电路110可以通过测试模式信号tm生成被使能以进入第一操作模式的选择信号sel。在测试模式中，控制电路110可以通过测试模式信号tm生成被禁止以进入第二操作模式的选择信号sel。
[0030]
模式寄存器设置操作可以被设置为存储和输出用于控制电子设备10的操作的信息的操作。测试模式可以被设置为用于外部设备测试电子设备10的操作的操作。第一操作模式可以设置为四电平脉冲幅度调制(pam4)格式，其中在输入/输出数据时通过将数据的脉冲幅度调整为四个电平而每个脉冲输入/输出2比特位数据。当电子设备10以高速操作输入/输出数据时，可以执行第一操作模式。第二操作模式可以被设置为不归零格式，其中包括多个比特位的数据中的逻辑高电平的比特位和逻辑低电平的比特位均保持其逻辑电平直到输入下一比特位的时间点。当电子设备10在低速操作中输入/输出数据时，可以执行第二操作模式。
[0031]
写入时钟生成电路120可以通过从电子设备10的外部设备接收时钟clk来生成写入时钟wclk和反相写入时钟wclkb。写入时钟生成电路120可以生成具有与从外部设备输入的时钟clk相同的相位的写入时钟wclk。写入时钟生成电路120可以生成具有与从外部设备输入的时钟clk的相位相反的相位的反相写入时钟wclkb。时钟clk可以被设置为周期性地跳变以使电子设备10的操作与外部设备同步的信号。
[0032]
时钟分频电路130可以从控制电路110接收选择信号sel。时钟分频电路130可以从写入时钟生成电路120接收写入时钟wclk和反相写入时钟wclkb。时钟分频电路130可以根据选择信号sel通过对写入时钟wclk和反相写入时钟wclkb的频率进行分频来生成第一至第四采样时钟sclk《1:4》、第一至第四对齐时钟aclk《1:4》以及第一和第二输出时钟oclk《1:2》。当选择信号sel被使能并且因此执行第一操作模式时，时钟分频电路130可以通过对写入时钟wclk和反相写入时钟wclkb的频率进行二分频来生成第一至第四采样时钟sclk《1:4》。当选择信号sel被使能并且因此执行第一操作模式时，时钟分频电路130可以通过对写入时钟wclk和反相写入时钟wclkb的频率进行二分频来生成第一至第四对齐时钟aclk《1:4》。当选择信号sel被使能并且因此执行第一操作模式时，时钟分频电路130可以通过对写入时钟wclk和反相写入时钟wclkb的频率进行四分频来生成第一和第二输出时钟oclk《1:2》。当选择信号sel被禁止并且因此执行第二操作模式时，时钟分频电路130可以通过对
写入时钟wclk和反相写入时钟wclkb的频率进行二分频来生成第一至第四采样时钟sclk《1:4》。当选择信号sel被禁止并且因此执行第二操作模式时，时钟分频电路130可以通过对写入时钟wclk和反相写入时钟wclkb的频率进行四分频来生成第一至第四对齐时钟aclk《1:4》。当选择信号sel被禁止并且因此执行第二操作模式时，时钟分频电路130可以通过对写入时钟wclk和反相写入时钟wclkb的频率进行八分频来生成第一和第二输出时钟oclk《1:2》。
[0033]
数据对齐电路140可以包括比较电路210、采样电路220和对齐电路230。
[0034]
在第一操作模式中，比较电路210可以接收具有第一电平至第四电平中的任何一个电平的输入数据din。在第二操作模式中，比较电路210可以接收具有第一电平和第四电平中的任何一个电平的输入数据din。比较电路210可以从控制电路110接收选择信号sel。在第一操作模式中，比较电路210可以基于具有第一电平至第四电平中的任何一个电平的输入数据din生成第一比较信号cd1、第二比较信号cd2和第三比较信号cd3。在第二操作模式中，比较电路210可以基于具有第一电平和第四电平中的任何一个电平的输入数据din来生成第二比较信号cd2。
[0035]
采样电路220可以从比较电路210接收第一比较信号cd1、第二比较信号cd2和第三比较信号cd3。采样电路220可以从时钟分频电路130接收第一至第四采样时钟sclk《1:4》。在第一操作模式中，采样电路220可以与第一至第四采样时钟sclk《1:4》同步地从第一比较信号cd1、第二比较信号cd2和第三比较信号cd3生成第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》。在第二操作模式中，采样电路220可以与第一至第四采样时钟sclk《1:4》同步地从第二比较信号cd2生成第二采样数据csi2《1:4》。
[0036]
对齐电路230可以从采样电路220接收第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》。对齐电路230可以从时钟分频电路130接收第一至第四对齐时钟aclk《1:4》以及第一和第二输出时钟oclk《1:2》。在第一操作模式中，对齐电路230可以与第一至第四对齐时钟aclk《1:4》以及第一和第二输出时钟oclk《1:2》同步地对齐第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》。对齐电路230可以基于在第一操作模式中对齐的第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》生成对齐数据ad。在第二操作模式中，对齐电路230可以与第一至第四对齐时钟aclk《1:4》以及第一和第二输出时钟oclk《1:2》同步地对齐第二采样数据csi2《1:4》。对齐电路230可以基于在第二操作模式中对齐的第二采样数据csi2《1:4》生成对齐数据ad。
[0037]
在第一操作模式中，数据对齐电路140可以从外部设备接收具有第一电平至第四电平中的任何一个电平的输入数据din。在第一操作模式中，数据对齐电路140可以通过与第一至第四采样时钟sclk《1:4》、第一至第四对齐时钟aclk《1:4》以及第一和第二输出时钟oclk《1:2》同步地对齐输入数据din来生成对齐数据ad。在第二操作模式中，数据对齐电路140可以从外部设备接收具有第一电平和第四电平中的任何一个电平的输入数据din。在第二操作模式中，数据对齐电路140可以通过与第一至第四采样时钟sclk《1:4》、第一至第四对齐时钟aclk《1:4》以及第一和第二输出时钟oclk《1:2》同步地对齐输入数据din来生成对齐数据ad。可以串行输入包括顺次输入的多个比特位的输入数据din。可以并行地生成包括同时生成的多个比特位的对齐数据ad。在第一操作模式和第二操作模式中具有第一电平至
第四电平中的任何一个电平的输入数据din将在后面参照图7和图8进行描述。在图1所示的数据对齐电路140中从输入数据din生成对齐数据ad的操作将在后面参照图12至图17进行描述。
[0038]
图2是图示时钟分频电路130的实施方式的框图。如图2所示，时钟分频电路130可以包括第一分频器131、第二分频器132、第三分频器133和时钟选择电路134。
[0039]
第一分频器131可以通过将写入时钟wclk和反相写入时钟wclkb的频率二分频来生成第一至第四内部时钟iclk《1:4》。在实施方式中，第一分频器131可以通过将写入时钟wclk的频率二分频来生成第一至第四内部时钟iclk《1:4》。相应的第一至第四内部时钟iclk《1:4》可以被生成为具有90
°
(即，90度)的相位差。第一至第四内部时钟iclk《1:4》可以被生成为具有写入时钟wclk的频率的1/2倍的频率。
[0040]
第二分频器132可以通过将第一至第四内部时钟iclk《1:4》的频率二分频来生成第一至第四分频时钟dclk《1:4》。相应的第一至第四分频时钟dclk《1:4》可以被生成为具有90
°
的相位差。第一至第四分频时钟dclk《1:4》可以被生成为具有写入时钟wclk的频率的1/4倍的频率。
[0041]
第三分频器133可以通过将第三分频时钟dclk《3》的频率二分频来生成第一和第二预输出时钟poclk《1:2》。相应的第一和第二预输出时钟poclk《1:2》可以被生成为具有180
°
的相位差。第一和第二预输出时钟poclk《1:2》可以被生成为具有写入时钟wclk的频率的1/8倍的频率。
[0042]
时钟选择电路134可以从第一至第四内部时钟iclk《1:4》生成第一至第四采样时钟sclk《1:4》。时钟选择电路134可以在第一操作模式和第二操作模式中输出第一至第四内部时钟iclk《1:4》作为第一至第四采样时钟sclk《1:4》。时钟选择电路134可以根据选择信号sel的逻辑电平从第一至第四内部时钟iclk《1:4》、第一至第四分频时钟dclk《1:4》以及第一和第二预输出时钟poclk《1:2》生成第一至第四对齐时钟aclk《1:4》以及第一和第二输出时钟oclk《1:2》。时钟选择电路134从第一至第四内部时钟iclk《1:4》、第一至第四分频时钟dclk《1:4》以及第一和第二预输出时钟poclk《1:2》生成第一至第四对齐时钟aclk《1:4》以及第一和第二输出时钟oclk《1:2》的操作将在下面参照图3进行描述。
[0043]
图3是图示时钟选择电路134的实施方式的电路图。如图3所示，时钟选择电路134可以包括采样时钟生成电路134_1、对齐时钟生成电路134_2和输出时钟生成电路134_3。
[0044]
采样时钟生成电路134_1可以包括第一缓冲器150《1》、第二缓冲器150《2》、第三缓冲器150《3》和第四缓冲器150《4》。
[0045]
第一缓冲器150《1》可以通过缓冲第一内部时钟iclk《1》来生成第一采样时钟sclk《1》。
[0046]
第二缓冲器150《2》可以通过缓冲第二内部时钟iclk《2》来生成第二采样时钟sclk《2》。
[0047]
第三缓冲器150《3》可以通过缓冲第三内部时钟iclk《3》来生成第三采样时钟sclk《3》。
[0048]
第四缓冲器150《4》可以通过缓冲第四内部时钟iclk《4》来生成第四采样时钟sclk《4》。
[0049]
对齐时钟生成电路134_2可以包括第一多路复用器160《1》、第二多路复用器160《2
》、第三多路复用器160《3》和第四多路复用器160《4》。
[0050]
第一多路复用器160《1》可以根据选择信号sel的逻辑电平输出第二内部时钟iclk《2》和第二分频时钟dclk《2》中的任何一个作为第一对齐时钟aclk《1》。当选择信号sel是逻辑高电平时，第一多路复用器160《1》可以输出第二内部时钟iclk《2》作为第一对齐时钟aclk《1》。当选择信号sel是逻辑低电平时，第一多路复用器160《1》可以输出第二分频时钟dclk《2》作为第一对齐时钟aclk《1》。
[0051]
第二多路复用器160《2》可以根据选择信号sel的逻辑电平输出第三内部时钟iclk《3》和第三分频时钟dclk《3》中的任何一个作为第二对齐时钟aclk《2》。当选择信号sel是逻辑高电平时，第二多路复用器160《2》可以输出第三内部时钟iclk《3》作为第二对齐时钟aclk《2》。当选择信号sel是逻辑低电平时，第二多路复用器160《2》可以输出第三分频时钟dclk《3》作为第二对齐时钟aclk《2》。
[0052]
第三多路复用器160《3》可以根据选择信号sel的逻辑电平输出第四内部时钟iclk《4》和第四分频时钟dclk《4》中的任何一个作为第三对齐时钟aclk《3》。当选择信号sel是逻辑高电平时，第三多路复用器160《3》可以输出第四内部时钟iclk《4》作为第三对齐时钟aclk《3》。当选择信号sel是逻辑低电平时，第三多路复用器160《3》可以输出第四分频时钟dclk《4》作为第三对齐时钟aclk《3》。
[0053]
第四多路复用器160《4》可以根据选择信号sel的逻辑电平输出第一内部时钟iclk《1》和第一分频时钟dclk《1》中的任何一个作为第四对齐时钟aclk《4》。当选择信号sel是逻辑高电平时，第四多路复用器160《4》可以输出第一内部时钟iclk《1》作为第四对齐时钟aclk《4》。当选择信号sel是逻辑低电平时，第四多路复用器160《4》可以输出第一分频时钟dclk《1》作为第四对齐时钟aclk《4》。
[0054]
输出时钟生成电路134_3可以包括第五多路复用器170《1》和第六多路复用器170《2》。
[0055]
第五多路复用器170《1》可以根据选择信号sel的逻辑电平输出第二分频时钟dclk《2》和第一预输出时钟poclk《1》中的任何一个作为第一输出时钟oclk《1》。当选择信号sel是逻辑高电平时，第五多路复用器170《1》可以输出第二分频时钟dclk《2》作为第一输出时钟oclk《1》。当选择信号sel是逻辑低电平时，第五多路复用器170《1》可以输出第一预输出时钟poclk《1》作为第一输出时钟oclk《1》。
[0056]
第六多路复用器170《2》可以根据选择信号sel的逻辑电平输出第四分频时钟dclk《4》和第二预输出时钟poclk《2》中的任何一个输出作为第二输出时钟oclk《2》。当选择信号sel是逻辑高电平时，第六多路复用器170《2》可以输出第四分频时钟dclk《4》作为第二输出时钟oclk《2》。当选择信号sel是逻辑低电平时，第六多路复用器170《2》可以输出第二预输出时钟poclk《2》作为第二输出时钟oclk《2》。
[0057]
图4是帮助说明时钟分频电路130在第一操作模式中的操作的示图。
[0058]
控制电路110生成被使能至逻辑高电平以进入第一操作模式的选择信号sel。
[0059]
时钟分频电路130通过将写入时钟wclk和反相写入时钟wclkb的频率二分频来生成第一至第四内部时钟iclk《1:4》。相应的第一至第四内部时钟iclk《1:4》被生成为具有90
°
的相位差。时钟分频电路130通过将写入时钟wclk和反相写入时钟wclkb的频率四分频来生成第一至第四分频时钟dclk《1:4》。相应的第一至第四分频时钟dclk《1:4》被生成为具
有90
°
的相位差。时钟分频电路130通过将写入时钟wclk和反相写入时钟wclkb的频率八分频来生成第一和第二预输出时钟poclk《1:2》。相应的第一和第二预输出时钟poclk《1:2》被生成为具有180
°
的相位差。
[0060]
时钟分频电路130从第一至第四内部时钟iclk《1:4》生成第一至第四采样时钟sclk《1:4》。由于第一至第四采样时钟sclk《1:4》被生成为具有与第一至第四内部时钟iclk《1:4》相同的频率和相同的相位，因此这里将省略对其的描述。
[0061]
时钟分频电路130通过接收逻辑高电平的选择信号sel从第一至第四内部时钟iclk《1:4》生成第一至第四对齐时钟aclk《1:4》。第一至第四对齐时钟aclk《1:4》被生成为具有写入时钟wclk的频率的1/2倍的频率。时钟分频电路130从第二内部时钟iclk《2》生成第一对齐时钟aclk《1》。时钟分频电路130从第三内部时钟iclk《3》生成第二对齐时钟aclk《2》。时钟分频电路130从第四内部时钟iclk《4》生成第三对齐时钟aclk《3》。时钟分频电路130从第一内部时钟iclk《1》生成第四对齐时钟aclk《4》。
[0062]
时钟分频电路130通过接收逻辑高电平的选择信号sel从第二分频时钟dclk《2》和第四分频时钟dclk《4》生成第一和第二输出时钟oclk《1:2》。第一和第二输出时钟oclk《1:2》被生成为具有写入时钟wclk的频率的1/4倍的频率。时钟分频电路130从第二分频时钟dclk《2》生成第一输出时钟oclk《1》。时钟分频电路130从第四分频时钟dclk《4》生成第二输出时钟oclk《2》。
[0063]
图5是帮助说明时钟分频电路130在第二操作模式中的操作的示图。
[0064]
控制电路110生成被禁止为逻辑低电平以进入第二操作模式的选择信号sel。
[0065]
时钟分频电路130通过将写入时钟wclk和反相写入时钟wclkb的频率二分频来生成第一至第四内部时钟iclk《1:4》。相应的第一至第四内部时钟iclk《1:4》被生成为具有为90
°
的相位差。时钟分频电路130通过将写入时钟wclk和反相写入时钟wclkb的频率四分频来生成第一至第四分频时钟dclk《1:4》。相应的第一至第四分频时钟dclk《1:4》被生成为具有90
°
的相位差。时钟分频电路130通过将写入时钟wclk和反相写入时钟wclkb的频率八分频来生成第一和第二预输出时钟poclk《1:2》。相应的第一和第二预输出时钟poclk《1:2》被生成为具有180
°
的相位差。
[0066]
时钟分频电路130从第一至第四内部时钟iclk《1:4》生成第一至第四采样时钟sclk《1:4》。第一至第四采样时钟sclk《1:4》被生成为具有写入时钟wclk的频率的1/2倍的频率。由于第一至第四采样时钟sclk《1:4》被生成为具有与第一至第四内部时钟iclk《1:4》相同的频率和相同的相位，因此这里将省略对其的描述。
[0067]
时钟分频电路130通过接收逻辑低电平的选择信号sel从第一至第四分频时钟dclk《1:4》生成第一至第四对齐时钟aclk《1:4》。第一至第四对齐时钟aclk《1:4》被生成为具有写入时钟wclk的频率的1/4倍的频率。时钟分频电路130从第二分频时钟dclk《2》生成第一对齐时钟aclk《1》。时钟分频电路130从第三分频时钟dclk《3》生成第二对齐时钟aclk《2》。时钟分频电路130从第四分频时钟dclk《4》生成第三对齐时钟aclk《3》。时钟分频电路130从第一分频时钟dclk《1》生成第四对齐时钟aclk《4》。
[0068]
时钟分频电路130通过接收逻辑低电平的选择信号sel从第一和第二预输出时钟poclk《1:2》生成第一和第二输出时钟oclk《1:2》。第一和第二输出时钟oclk《1:2》被生成为具有写入时钟wclk的频率的1/8倍的频率。时钟分频电路130从第一预输出时钟poclk《1》生
成第一输出时钟oclk《1》。时钟分频电路130从第二预输出时钟poclk《2》生成第二输出时钟oclk《2》。
[0069]
图6是图示比较电路210的实施方式的框图。如图6所示，比较电路210可以包括第一比较器211、第二比较器212和第三比较器213。
[0070]
第一比较器211可以在选择信号sel被使能为逻辑高电平时操作。当在第一操作模式中以逻辑高电平输入选择信号sel时，第一比较器211可以通过比较第一参考电压vrefh和输入数据din来生成第一比较信号cd1。
[0071]
第二比较器212可以在第一操作模式和第二操作模式中通过比较第二参考电压vrefm和输入数据din来生成第二比较信号cd2。
[0072]
第三比较器213可以在选择信号sel被使能为逻辑高电平时操作。当在第一操作模式中以逻辑高电平输入选择信号sel时，第三比较器213可以通过比较第三参考电压vrefl和输入数据din来生成第三比较信号cd3。
[0073]
第一操作模式中输入数据din、第一参考电压vrefh、第二参考电压vrefm和第三参考电压vrefl的电平将在下面参照图7进行描述。
[0074]
在第一操作模式中，输入数据din的第四电平4th level表示高于第一参考电压vrefh的电平的电压电平。
[0075]
在第一操作模式中，输入数据din的第三电平3rd level表示低于第一参考电压vrefh的电平并且高于第二参考电压vrefm的电平的电压电平。
[0076]
在第一操作模式中，输入数据din的第二电平2nd level表示低于第二参考电压vrefm的电平并且高于第三参考电压vrefl的电平的电压电平。
[0077]
在第一操作模式中，输入数据din的第一电平1st level表示低于第三参考电压vrefl的电平的电压电平。
[0078]
第一参考电压vrefh是具有在输入数据din的第四电平4th level和输入数据din的第三电平3rd level之间的电平的电压。
[0079]
第二参考电压vrefm是具有在输入数据din的第三电平3rd level和输入数据din的第二电平2nd level之间的电平的电压。
[0080]
第三参考电压vrefl是具有在输入数据din的第二电平2nd level和输入数据din的第一电平1st level之间的电平的电压。
[0081]
第二操作模式中输入数据din和第二参考电压vrefm的电平将在下面参照图8进行描述。
[0082]
在第二操作模式中，输入数据din的第四电平4th level表示高于第二参考电压vrefm的电平的电压电平。输入数据din的第四电平4th level表示输入数据din为逻辑高电平的情况。输入数据din的第四电平4th level表示与上面参照图7描述的输入数据din的第四电平4th level相同的电压电平。
[0083]
在第二操作模式中，输入数据din的第一电平1st level表示低于第二参考电压vrefm的电平的电压电平。输入数据din的第一电平1st level表示输入数据din为逻辑低电平的情况。输入数据din的第一电平1st level表示与上面参照图7描述的输入数据din的第一电平1st level相同的电压电平。
[0084]
第二参考电压vrefm是具有在输入数据din的第四电平4th level和输入数据din
的第一电平1st level之间的电平的电压。
[0085]
图9是图示采样电路220的实施方式的示图。如图9所述，采样电路220可以包括第一驱动器221、第二驱动器222和第三驱动器223。
[0086]
第一驱动器221可以在选择信号sel被使能为逻辑高电平时操作。当在第一操作模式中以逻辑高电平输入选择信号sel时，第一驱动器221可以与第一至第四采样时钟sclk《1:4》同步地从第一比较信号cd1生成第一采样数据csi1《1:4》。第一采样数据csi1《1:4》的第一比特位csi1《1》与第一采样时钟sclk《1》同步地从第一比较信号cd1生成，第一采样数据csi1《1:4》的第二比特位csi1《2》与第二采样时钟sclk《2》同步地从第一比较信号cd1生成，第一采样数据csi1《1:4》的第三比特位csi1《3》与第三采样时钟sclk《3》同步地从第一比较生成信号cd1生成，并且第一采样数据csi1《1:4》的第四比特位csi1《4》与第四采样时钟sclk《4》同步地从第一比较信号cd1生成。尽管第一驱动器221被示为一个电路，但是第一驱动器221可以对应于第一至第四采样时钟sclk《1:4》的比特位的数目由四个电路实现。
[0087]
第二驱动器222可以在第一操作模式和第二操作模式中与第一至第四采样时钟sclk《1:4》同步地从第二比较信号cd2生成第二采样数据csi2《1:4》。第二采样数据csi2《1:4》的第一比特位csi2《1》与第一采样时钟sclk《1》同步地从第二比较信号cd2生成，第二采样数据csi2《1:4》的第二比特位csi2《2》与第二采样时钟sclk《2》同步地从第二比较信号cd2生成，第二采样数据csi2《1:4》的第三比特位csi2《3》与第三采样时钟sclk《3》同步地从第二比较信号cd2生成，并且第二采样数据csi2《1:4》的第四比特位csi2《4》与第四采样时钟sclk《4》同步地从第二比较信号cd2生成。尽管第二驱动器222被示为一个电路，但是第二驱动器222可以对应于第一至第四采样时钟sclk《1:4》的比特位的数目由四个电路实现。
[0088]
第三驱动器223可以在选择信号sel被使能为逻辑高电平时操作。当在第一操作模式中以逻辑高电平输入选择信号sel时，第三驱动器223可以与第一至第四采样时钟sclk《1:4》同步地从第三比较信号cd3生成第三采样数据csi3《1:4》。第三采样数据csi3《1:4》的第一比特位csi3《1》与第一采样时钟sclk《1》同步地从第三比较信号cd3生成，第三采样数据csi3《1:4》的第二比特位csi3《2》与第二采样时钟sclk《2》同步地从第三比较信号cd3生成，第三采样数据csi3《1:4》的第三比特位csi3《3》与第三采样时钟sclk《3》同步地从第三比较信号cd3生成，并且第三采样数据csi3《1:4》的第四比特位csi3《4》与第四采样时钟sclk《4》同步地从第三比较信号cd3生成。尽管第三驱动器223被示为一个电路，但是第三驱动器223可以对应于第一至第四采样时钟sclk《1:4》的比特位的数目由四个电路实现。
[0089]
图10是图示对齐电路230的实施方式的框图。如图10所述，对齐电路230可以包括编码器231、第一对齐电路232和第二对齐电路233。
[0090]
编码器231可以在第一操作模式中通过对第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》进行编码来生成第一至第八编码数据ed《1:8》。当在第一操作模式中输入逻辑高电平的选择信号sel时，编码器231可以通过对第一采样数据csi1《1:4》的第一比特位csi1《1》、第二采样数据csi2《1:4》的第一比特位csi2《1》和第三采样数据csi3《1:4》的第一比特位csi3《1》编码来生成第一和第二编码数据ed《1:2》。当在第一操作模式中输入逻辑高电平的选择信号sel时，编码器231可以通过对第一采样数据csi1《1:4》的第二比特位csi1《2》、第二采样数据csi2《1:4》的第二比特位csi2《2》和第三采样数据csi3《1:4》的第二比特位csi3《2》编码来生成第三和第四编码数据ed《3:4》。当在第一操
作模式中输入逻辑高电平的选择信号sel时，编码器231可以通过对第一采样数据csi1《1:4》的第三比特位csi1《3》、第二采样数据csi2《1:4》的第三比特位csi2《3》和第三采样数据csi3《1:4》的第三比特位csi3《3》编码来生成第五和第六编码数据ed《5:6》。当在第一操作模式中输入逻辑高电平的选择信号sel时，编码器231可以通过对第一采样数据csi1《1:4》的第四比特位csi1《4》、第二采样数据csi2《1:4》的第四比特位csi2《4》和第三采样数据csi3《1:4》的第四比特位csi3《4》编码来生成第七和第八编码数据ed《7:8》。编码器231通过对第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》进行编码来生成第一至第八编码数据ed《1:8》的操作将在后面参照图11进行描述。
[0091]
第一对齐电路232可以在第一操作模式中通过对齐第一至第八编码数据ed《1:8》来生成第一至第八预对齐数据pad《1:8》。当在第一操作模式中以逻辑高电平输入选择信号sel时，第一对齐电路232可以通过与第一至第四对齐时钟aclk《1:4》同步地对齐第一至第八编码数据ed《1:8》来生成第一至第八预对齐数据pad《1:8》。在第二操作模式中，第一对齐电路232可以通过对齐第二采样数据csi2《1:4》来生成第一至第八预对齐数据pad《1:8》。当在第二操作模式中以逻辑低电平输入选择信号sel时，第一对齐电路232可以通过与第一至第四对齐时钟aclk《1:4》同步地对齐第二采样数据csi2《1:4》来生成第一至第八预对齐数据pad《1:8》。第一对齐电路232可以包括多个锁存电路，并且可以执行锁存第一至第八编码数据ed《1:8》和重新对齐锁存的第一至第八编码数据ed《1:8》的操作。第一对齐电路232在第一操作模式和第二操作模式中生成第一至第八预对齐数据pad《1:8》的操作将在后面参照图12至图17进行描述。
[0092]
第二对齐电路233可以在第一操作模式和第二操作模式中通过与第一和第二输出时钟oclk《1:2》同步地对齐第一至第八预对齐数据pad《1:8》来生成对齐数据ad。第二对齐电路233可以包括多个锁存电路，并且可以执行锁存第一至第八预对齐数据pad《1:8》和重新对齐锁存的第一至第八预对齐数据pad《1:8》的操作。第二对齐电路233在第一操作模式和第二操作模式中生成对齐数据ad的操作将在后面参照图12至图17进行描述。
[0093]
下面将以编码器231根据第一采样数据csi1《1:4》的第一比特位csi1《1》、第二采样数据csi2《1:4》的第一比特位csi2《1》和第三采样数据csi3《1:4》的第一比特位csi3《1》生成的第一和第二编码数据ed《1:2》的逻辑电平为例，参照图11描述编码器231在第一操作模式中的操作。
[0094]
当第一采样数据csi1《1:4》的第一比特位csi1《1》为逻辑高电平(即h)、第二采样数据csi2《1:4》的第一比特位csi2《1》为逻辑高电平并且第三采样数据csi3《1:4》的第一比特位csi3《1》为逻辑高电平时，编码器231可以生成逻辑高电平的第一编码数据ed《1》和逻辑高电平的第二编码数据ed《2》。
[0095]
当第一采样数据csi1《1:4》的第一比特位csi1《1》为逻辑低电平(即l)、第二采样数据csi2《1:4》的第一比特位csi2《1》为逻辑高电平并且第三采样数据csi3《1:4》的第一比特位csi3《1》为逻辑高电平时，编码器231可以生成逻辑高电平的第一编码数据ed《1》和逻辑低电平的第二编码数据ed《2》。
[0096]
当第一采样数据csi1《1:4》的第一比特位csi1《1》为逻辑低电平、第二采样数据csi2《1:4》的第一比特位csi2《1》为逻辑低电平并且第三采样数据csi3《1:4》的第一比特位csi3《1》为逻辑高电平时，编码器231可以生成逻辑低电平的第一编码数据ed《1》和逻辑高
电平的第二编码数据ed《2》。
[0097]
当第一采样数据csi1《1:4》的第一比特位csi1《1》为逻辑低电平、第二采样数据csi2《1:4》的第一比特位csi2《1》为逻辑低电平并且第三采样数据csi3《1:4》的第一比特位csi3《1》为逻辑低电平时，编码器231可以生成逻辑低电平的第一编码数据ed《1》和逻辑低电平的第二编码数据ed《2》。
[0098]
编码器231生成第三至第八编码数据ed《3:8》的操作与编码器231生成第一和第二编码数据ed《1:2》的操作相同，因此将省略对其的描述。
[0099]
下面将参照图12描述根据本公开的实施方式的电子设备10的第一操作模式中的数据对齐操作，作为从32比特位输入数据din《1:32》生成第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》的操作。
[0100]
在第一操作模式中，输入数据din《1:32》的32个比特位被顺次输入，每一个具有如图7所示的第一至第四电平中的任何一个电平。32比特位输入数据din《1:32》被实现为顺次输入的第一至第十六脉冲，并且实现为每个脉冲包括2比特位输入数据din。
[0101]
控制电路110生成被使能为逻辑高电平以进入第一操作模式的选择信号sel。
[0102]
时钟分频电路130根据逻辑高电平的选择信号sel而通过将写入时钟wclk和反相写入时钟wclkb的频率二分频来生成第一至第四采样时钟sclk《1:4》。
[0103]
在时间点tl，比较电路210的第一比较器211通过接收逻辑高电平的选择信号sel进行操作，并且通过比较第一参考电压vrefh和输入数据din的第一脉冲来生成第一比较信号cdl。比较电路210的第二比较器212通过比较第二参考电压vrefm和输入数据din的第一脉冲来生成第二比较信号cd2。比较电路210的第三比较器213通过接收逻辑高电平的选择信号sel进行操作，并且通过比较第三参考电压vrefl和输入数据din的第一脉冲来生成第三比较信号cd3。包括在输入数据din中的第一脉冲包括第一和第二输入数据din《1:2》。
[0104]
采样电路220的第一驱动器221通过接收逻辑高电平的选择信号sel进行操作，并且与第一采样时钟sclk《1》同步地从第一比较信号cd1生成第一采样数据csi1《1:4》的第一比特位csi1《1》。采样电路220的第二驱动器222与第一采样时钟sclk《1》同步地从第二比较信号cd2生成第二采样数据csi2《1:4》的第一比特位csi2《1》。采样电路220的第三驱动器223通过接收逻辑高电平的选择信号sel进行操作，并且与第一采样时钟sclk《1》同步地从第三比较信号cd3生成第三采样数据csi3《1:4》的第一比特位csi3《1》。第一采样数据csi1《1:4》的第一比特位csi1《1》、第二采样数据csi2《1:4》的第一比特位csi2《1》和第三采样数据csi3《1:4》的第一比特位csi3《1》是从输入数据din中包括的第一脉冲生成的。
[0105]
在时间点t2，比较电路210的第一比较器211通过接收逻辑高电平的选择信号sel进行操作，并且通过比较第一参考电压vrefh和输入数据din的第二脉冲来生成第一比较信号cdl。比较电路210的第二比较器212通过比较第二参考电压vrefm和输入数据din的第二脉冲来生成第二比较信号cd2。比较电路210的第三比较器213通过接收逻辑高电平的选择信号sel进行操作，并且通过比较第三参考电压vrefl和输入数据din的第二脉冲来生成第三比较信号cd3。输入数据din中包括的第二脉冲包括第三和第四输入数据din《3:4》。
[0106]
采样电路220的第一驱动器221通过接收逻辑高电平的选择信号sel进行操作，并且与第二采样时钟sclk《2》同步地从第一比较信号cd1生成第一采样数据csi1《1:4》的第二比特位csi1《2》。采样电路220的第二驱动器222与第二采样时钟sclk《2》同步地从第二比较
信号cd2生成第二采样数据csi2《1:4》的第二比特位csi2《2》。采样电路220的第三驱动器223通过接收逻辑高电平的选择信号sel进行操作，并且与第二采样时钟sclk《2》同步地从第三比较信号cd3生成第三采样数据csi3《1:4》的第二比特位csi3《2》。第一采样数据csi1《1:4》的第二比特位csi1《2》、第二采样数据csi2《1:4》的第二比特位csi2《2》和第三采样数据csi3《1:4》的第二比特位csi3《2》是从输入数据din中包括的第二脉冲生成。
[0107]
在时间点t3，比较电路210的第一比较器211通过接收逻辑高电平的选择信号sel进行操作，并且通过比较第一参考电压vrefh和输入数据din的第三脉冲生成第一比较信号cdl。比较电路210的第二比较器212通过比较第二参考电压vrefm和输入数据din的第三脉冲来生成第二比较信号cd2。比较电路210的第三比较器213通过接收逻辑高电平的选择信号sel进行操作，并且通过比较第三参考电压vrefl和输入数据din的第三脉冲来生成第三比较信号cd3。包括在输入数据din中的第三脉冲包括第五和第六输入数据din《5:6》。
[0108]
采样电路220的第一驱动器221通过接收逻辑高电平的选择信号sel进行操作，并且与第三采样时钟sclk《3》同步地从第一比较信号cd1生成第一采样数据csi1《1:4》的第三比特位csi1《3》。采样电路220的第二驱动器222与第三采样时钟sclk《3》同步地从第二比较信号cd2生成第二采样数据csi2《1:4》的第三比特位csi2《3》。采样电路220的第三驱动器223通过接收逻辑高电平的选择信号sel进行操作，并且与第三采样时钟sclk《3》同步地从第三比较信号cd3生成第三采样数据csi3《1:4》的第三比特位csi3《3》。第一采样数据csi1《1:4》的第三比特位csi1《3》、第二采样数据csi2《1:4》的第三比特位csi2《3》和第三采样数据csi3《1:4》的第三比特位csi3《3》是从输入数据din中包括的第三脉冲生成的。
[0109]
在时间点t4，比较电路210的第一比较器211通过接收逻辑高电平的选择信号sel进行操作，并且通过比较第一参考电压vrefh和输入数据din的第四脉冲来生成第一比较信号cdl。比较电路210的第二比较器212通过比较第二参考电压vrefm和输入数据din的第四脉冲来生成第二比较信号cd2。比较电路210的第三比较器213通过接收逻辑高电平的选择信号sel进行操作，并且通过比较第三参考电压vrefl和输入数据din的第四脉冲来生成第三比较信号cd3。包括在输入数据din中的第四脉冲包括第七和第八输入数据din《7:8》。
[0110]
采样电路220的第一驱动器221通过接收逻辑高电平的选择信号sel进行操作，并且与第四采样时钟sclk《4》同步地从第一比较信号cd1生成第一采样数据csi1《1:4》的第四比特位csi1《4》。采样电路220的第二驱动器222与第四采样时钟sclk《4》同步地从第二比较信号cd2生成第二采样数据csi2《1:4》的第四比特位csi2《4》。采样电路220的第三驱动器223通过接收逻辑高电平的选择信号sel进行操作，并且与第四采样时钟sclk《4》同步地从第三比较信号cd3生成第三采样数据csi3《1:4》的第四比特位csi3《4》。第一采样数据csi1《1:4》的第四比特位csi1《4》、第二采样数据csi2《1:4》的第四比特位csi2《4》和第三采样数据csi3《1:4》的第四比特位csi3《4》是从输入数据din中包括的第四脉冲生成的。
[0111]
从输入数据din的第五至第十六脉冲生成的第一采样数据csi1《1:4》的比特位、第二采样数据csi2《1:4》的比特位和第三采样数据csi3《1:4》的比特位以与从时间点t1到时间点t4的操作中生成的比特位相同的方式生成，因此将省略对其的详细描述。
[0112]
下面将参照图13描述根据本公开的实施方式的电子设备10的第一操作模式中的数据对齐操作，作为从第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》生成第一至第八预对齐数据pad《1:8》的操作。
[0113]
时钟分频电路130根据逻辑高电平的选择信号sel而通过将写入时钟wclk和反相写入时钟wclkb的频率二分频生成第一至第四对齐时钟aclk《1:4》。
[0114]
编码器231根据逻辑高电平的选择信号sel通过对第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》进行编码来生成第一至第八编码数据ed《1:8》。
[0115]
在时间点t5，第一对齐电路232与第二对齐时钟aclk《2》同步地对齐第一和第二编码数据ed《1:2》。对齐的第一和第二编码数据ed《1:2》是从输入数据din的第一脉冲生成的。
[0116]
在时间点t6，第一对齐电路232与第三对齐时钟aclk《3》同步地对齐第三和第四编码数据ed《3:4》。对齐的第三和第四编码数据ed《3:4》是从输入数据din的第二脉冲生成的。
[0117]
在时间点t7，第一对齐电路232与第四对齐时钟aclk《4》同步地对齐第五和第六编码数据ed《5:6》，并且从对齐的第五和第六编码数据ed《5:6》生成第一和第二预对齐数据pad《1:2》。对齐的第五和第六编码数据ed《5:6》是从输入数据din的第三脉冲生成的。第一和第二预对齐数据pad《1:2》是从输入数据din的第三脉冲生成的。
[0118]
第一对齐电路232与第四对齐时钟aclk《4》同步地从在时间点t5对齐的第一和第二编码数据ed《1:2》生成第五和第六预对齐数据pad《5:6》。第五和第六预对齐数据pad《5:6》是从输入数据din的第一脉冲生成的。第一对齐电路232与第四对齐时钟aclk《4》同步地从在时间点t6对齐的第三和第四编码数据ed《3:4》生成第七和第八预对齐数据pad《7:8》。第七和第八预对齐数据pad《7:8》是从输入数据din的第二脉冲生成的。
[0119]
在时间点t8，第一对齐电路232与第一对齐时钟aclk《1》同步地对齐第七和第八编码数据ed《7:8》，并且从对齐的第七和第八编码数据ed《7:8》生成第三和第四预对齐数据pad《3:4》。对齐的第七和第八编码数据ed《7:8》是从输入数据din的第四脉冲生成的。第三和第四预对齐数据pad《3:4》是从输入数据din的第四脉冲生成的。
[0120]
从输入数据din的第五至第十六脉冲生成的第一至第八预对齐数据pad《1:8》以与在从时间点t5到时间点t8的操作中生成的预对齐数据相同的方式生成，因此将省略其详细描述。
[0121]
已经描述了第一对齐电路232与第一至第四对齐时钟aclk《1:4》同步地对齐从第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》编码的第一至第八编码数据ed《1:8》，但这仅是示例。在另一个实施方式中，第一对齐电路232可以通过如下方式实现，先使第一采样数据csi1《1:4》、第二采样数据csi2《1:4》和第三采样数据csi3《1:4》与第一至第四对齐时钟aclk《1:4》同步来生成第一至第八预对齐数据pad《1:8》、以及从生成的第一至第八预对齐数据pad《1:8》生成第一至第八编码数据ed《1:8》。
[0122]
下面将参照图14描述根据本公开的实施方式的电子设备10的第一操作模式中的数据对齐操作，作为从第一至第八预对齐数据pad《1:8》生成32比特位对齐数据ad《1:32》的操作。
[0123]
时钟分频电路130根据逻辑高电平的选择信号sel而通过将写入时钟wclk和反相写入时钟wclkb的频率四分频来生成第一和第二输出时钟oclk《1:2》。
[0124]
在时间点t9，第二对齐电路233与第二输出时钟oclk《2》同步地对齐第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第一至第四脉冲生成的。
[0125]
在时间点t10，第二对齐电路233与第一输出时钟oclk《1》同步地对齐第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第五至第八脉冲生成的。
[0126]
第二对齐电路233与第一输出时钟oclk《1》同步地重新对齐在时间点t9对齐的第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第一至第四脉冲生成的。
[0127]
在时间点t11，第二对齐电路233与第二输出时钟oclk《2》同步地对齐第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第九至第十二脉冲生成的。
[0128]
在时间点t12，第二对齐电路233与第一输出时钟oclk《1》同步地对齐第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第十三至第十六脉冲生成的。
[0129]
第二对齐电路233与第一输出时钟oclk《1》同步地重新对齐在时间点t11对齐的第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第九至第十二脉冲生成的。
[0130]
第二对齐电路233与第一输出时钟oclk《1》同步地重新对齐在时间点t10对齐的两个第一至第八预对齐数据pad《1:8》。对齐的两个第一至第八预对齐数据pad《1:8》是从输入数据din的第一至第八脉冲生成的。
[0131]
在时间点t13，第二对齐电路233与第一输出时钟oclk《1》同步地重新对齐在时间点t12对齐的两个第一至第八预对齐数据pad《1:8》。对齐的两个第一至第八预对齐数据pad《1:8》是从输入数据din的第九至第十六脉冲生成的。
[0132]
第二对齐电路233通过与第一输出时钟oclk《1》同步地重新对齐在时间点t12对齐的两个第一至第八预对齐数据pad《1:8》生成第一至第十六对齐数据ad《1:16》。第一至第十六对齐数据ad《1:16》是从输入数据din的第一至第八脉冲生成的。
[0133]
第二对齐电路233通过与第一输出时钟oclk《1》同步地重新对齐在时间点t13对齐的两个第一至第八预对齐数据pad《1:8》生成第十七至第三十二对齐数据ad《17:32》。第十七至第三十二对齐数据ad《17:32》是从输入数据din的第九至第十六脉冲生成的。
[0134]
下面将参照图15描述根据本公开的实施方式的电子设备10的第二操作模式中的数据对齐操作，作为从32比特位输入数据din《1:32》生成第二采样数据csi2《1:4》的操作。
[0135]
在第二操作模式中，输入数据din《1:32》的32个比特位可以顺次输入，每一个具有如图8所示的第一电平和第四电平中的任何一个电平。32比特位输入数据din《1:32》可以实现为顺次输入的第一至第三十二脉冲，并且可以实现为每个脉冲包括1比特位输入数据din。
[0136]
控制电路110生成被禁止为逻辑低电平以进入第二操作模式的选择信号sel。
[0137]
时钟分频电路130根据逻辑低电平的选择信号sel而通过将写入时钟wclk和反相写入时钟wclkb的频率二分频来生成第一至第四采样时钟sclk《1:4》。
[0138]
比较电路210的第二比较器212通过比较第二参考电压vrefm和第一至第三十二输入数据din《1:32》来生成第二比较信号cd2。
[0139]
在时间点t31，采样电路220的第二驱动器222与第一采样时钟sclk《1》同步地从第
二比较信号cd2生成第二采样数据csi2《1:4》的第一比特位csi2《1》。第二采样数据csi2《1:4》的第一比特位csi2《1》是从输入数据din的第一脉冲生成的。
[0140]
在时间点t32，采样电路220的第二驱动器222与第二采样时钟sclk《2》同步地从第二比较信号cd2生成第二采样数据csi2《1:4》的第二比特位csi2《2》。第二采样数据csi2《1:4》的第二比特位csi2《2》是从输入数据din的第二脉冲生成的。
[0141]
在时间点t33，采样电路220的第二驱动器222与第三采样时钟sclk《3》同步地从第二比较信号cd2生成第二采样数据csi2《1:4》的第三比特位csi2《3》。第二采样数据csi2《1:4》的第三比特位csi2《3》是从输入数据din的第三脉冲生成的。
[0142]
在时间点t34，采样电路220的第二驱动器222与第四采样时钟sclk《4》同步地从第二比较信号cd2生成第二采样数据csi2《1:4》的第四比特位csi2《4》。第二采样数据csi2《1:4》的第四比特位csi2《4》是根据输入数据din的第四脉冲生成的。
[0143]
从输入数据din的第五至第三十二脉冲生成的第二采样数据csi2《1:4》的比特位以与从时间点t31到时间点t34的操作中生成的比特位相同的方式生成，因此将省略其详细描述。
[0144]
下面将参照图16描述根据本公开的实施方式的电子设备10的第二操作模式中的数据对齐操作，作为从第二采样数据csi2《1:4》生成第一至第八预对齐数据pad《1:8》的操作。
[0145]
时钟分频电路130根据逻辑低电平的选择信号sel而通过将写入时钟wclk和反相写入时钟wclkb的频率四分频来生成第一至第四对齐时钟aclk《1:4》。
[0146]
在时间点t35，第一对齐电路232与第二对齐时钟aclk《2》同步地对齐第二采样数据csi2《1:4》的第一和第二比特位csi2《1:2》。第二采样数据csi2《1:4》的对齐的第一和第二比特位csi2《1:2》是从输入数据din的第一和第二脉冲生成的。
[0147]
在时间点t36，第一对齐电路232与第三对齐时钟aclk《3》同步地对齐第二采样数据csi2《1:4》的第三和第四比特位csi2《3:4》。第二采样数据csi2《1:4》的对齐的第三和第四比特位csi2《3:4》是从输入数据din的第三和第四脉冲生成的。
[0148]
在时间点t37，第一对齐电路232与第四对齐时钟aclk《4》同步对齐第二采样数据csi2《1:4》的第一和第二比特位csi2《1:2》，并且从第二采样数据csi2《1:4》的对齐的第一和第二比特位csi2《1:2》生成第一和第二预对齐数据pad《1:2》。第二采样数据csi2《1:4》的对齐的第一和第二比特位csi2《1:2》是从输入数据din的第五和第六脉冲生成的。第一和第二预对齐数据pad《1:2》是从输入数据din的第五和第六脉冲生成的。
[0149]
第一对齐电路232与第四对齐时钟aclk《4》同步地从在时间点t35对齐的第二采样数据csi2《1:4》的第一和第二比特位csi2《1:2》生成第五和第六预对齐数据pad《5:6》。第五和第六预对齐数据pad《5:6》是从输入数据din的第一和第二脉冲生成的。第一对齐电路232与第四对齐时钟aclk《4》同步地从在时间点t36对齐的第二采样数据csi2《1:4》的第三和第四比特位csi2《3:4》生成第七和第八预对齐数据pad《7:8》。第七和第八预对齐数据pad《7:8》是从输入数据din的第三和第四脉冲生成的。
[0150]
在时间点t38，第一对齐电路232与第一对齐时钟aclk《1》同步地对齐第二采样数据csi2《1:4》的第三和第四比特位csi2《3:4》，并且从第二采样数据csi2《1:4》的对齐的第三和第四比特位csi2《3:4》生成第三和第四预对齐数据pad《3:4》。第二采样数据csi2《1:4》
的对齐的第三和第四比特位csi2《3:4》是从输入数据din的第七和第八脉冲生成的。第三和第四预对齐数据pad《3:4》是从输入数据din的第七和第八脉冲生成的。
[0151]
从输入数据din的第九至第三十二脉冲生成的第一至第八预对齐数据pad《1:8》以与在从时间点t35到时间点t38的操作中生成的预对齐数据相同的方式生成，因此将省略其详细描述。
[0152]
下面将参照图17描述根据本公开的实施方式的电子设备10的第二操作模式中的数据对齐操作，作为从第一至第八预对齐数据pad《1:8》生成32比特位对齐数据ad《1:32》的操作。
[0153]
时钟分频电路130根据逻辑低电平的选择信号sel而通过将写入时钟wclk和反相写入时钟wclkb的频率八分频来生成第一和第二输出时钟oclk《1:2》。
[0154]
在时间点t39，第二对齐电路233与第二输出时钟oclk《2》同步地对齐第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第一至第八脉冲生成的。
[0155]
在时间点t40，第二对齐电路233与第一输出时钟oclk《1》同步地对齐第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第九至第十六脉冲生成的。
[0156]
第二对齐电路233与第一输出时钟oclk《1》同步地重新对齐在时间点t39对齐的第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第一至第八脉冲生成的。
[0157]
在时间点t41，第二对齐电路233与第二输出时钟oclk《2》同步地对齐第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第十七至第二十四脉冲生成的。
[0158]
在时间点t42，第二对齐电路233与第一输出时钟oclk《1》同步地对齐第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第二十五至第三十二脉冲生成的。
[0159]
第二对齐电路233与第一输出时钟oclk《1》同步地重新对齐在时间点t41对齐的第一至第八预对齐数据pad《1:8》。对齐的第一至第八预对齐数据pad《1:8》是从输入数据din的第十七至第二十四脉冲生成的。
[0160]
第二对齐电路233与第一输出时钟oclk《1》同步地重新对齐在时间点t40对齐的两个第一至第八预对齐数据pad《1:8》。对齐的两个第一至第八预对齐数据pad《1:8》是从输入数据din的第一至第十六脉冲生成的。
[0161]
在时间点t43，第二对齐电路233与第一输出时钟oclk《1》同步地重新对齐在时间点t42对齐的两个第一至第八预对齐数据pad《1:8》。对齐的两个第一至第八预对齐数据pad《1:8》是从输入数据din的第十七至第三十二脉冲生成的。
[0162]
第二对齐电路233与第一输出时钟oclk《1》同步地通过重新对齐在时间点t42对齐的两个第一至第八预对齐数据pad《1:8》来生成第一至第十六对齐数据ad《1:16》。第一至第十六对齐数据ad《1:16》是从输入数据din的第一至第十六脉冲生成的。
[0163]
第二对齐电路233与第一输出时钟oclk《1》同步地通过重新对齐在时间点t43对齐的两个第一至第八预对齐数据pad《1:8》来生成第十七至第三十二对齐数据ad《17:32》。第
十七至第三十二对齐数据ad《17:32》是从输入数据din的第十七至第三十二脉冲生成的。
[0164]
如从以上描述中显见的，根据本公开的实施方式的电子设备10可以支持第一操作模式和第二操作模式，在第一操作模式中，在数据对齐操作期间，将数据的脉冲幅度调整为四个电平并且每个脉冲输入/输出2比特位数据，而在第二操作模式中，在数据对齐操作期间，数据中的逻辑高电平的比特位和逻辑低电平的比特位均保持其逻辑电平直到输入下一比特位的时间点。电子设备10可以在数据对齐操作期间通过根据高速操作和低速操作选择性地执行第一操作模式和第二操作模式来确保数据对齐操作的可靠性。
[0165]
图18是图示根据本公开的实施方式的电子系统1000的配置的框图。如图18所示，电子系统1000可以包括主机1100和半导体系统1200。
[0166]
主机1100和半导体系统1200可以通过使用接口协议相互传输信号。主机1100和半导体系统1200之间使用的接口协议的示例可以包括mmc(多媒体卡)、esdi(增强型小磁盘接口)、ide(集成驱动电子设备)、pci-e(外围部件互连快速)、ata(高级技术附件)、sata(串行ata)、pata(并行ata)、sas(串行连接scsi)和usb(通用串行总线)。
[0167]
半导体系统1200可以包括控制器1300和电子设备1400(k:1)。控制器1300可以控制电子设备1400(k:1)，使得电子设备1400(k:1)在数据对齐操作期间根据操作速度执行第一操作模式和第二操作模式。每个电子设备1400(k:1)可以执行第一操作模式和第二操作模式，在第一操作模式中，在数据对齐操作期间，将数据的脉冲幅度调整为四个电平并且每个脉冲输入/输出2比特位数据，而在第二操作模式中，在数据对齐操作期间，数据中的逻辑高电平的比特位和逻辑低电平的比特位均保持其逻辑电平直到输入下一比特位的时间点。每个电子设备1400(k:1)可以在数据对齐操作期间通过根据高速操作和低速操作选择性地执行第一操作模式和第二操作模式来确保数据对齐操作的可靠性。
[0168]
每个电子设备1400(k:1)可以由图1所示的电子设备10来实现。根据实施方式，每个电子设备1400(k:1)可以由dram(动态随机存取存储器)、pram(相变随机存取存储器)、rram(电阻式随机存取存储器)、mram(磁性随机存取存储器)和fram(铁电随机存取存储器)之一来实现。
[0169]
虽然为了说明的目的公开了本教导的一些实施方式，但是本领域技术人员将理解，在不脱离所附权利要求中限定的本教导的范围和精神的情况下，各种修改、添加和替换是可能的。
技术特征：
1.一种电子设备，包括：比较电路，其：在第一操作模式中通过接收具有第一电平至第四电平中的任何一个电平的输入数据来生成第一比较信号至第三比较信号，以及在第二操作模式中通过接收具有所述第一电平和所述第四电平中的任何一个电平的输入数据来生成第二比较信号；采样电路，其：在所述第一操作模式中与采样时钟同步地从所述第一比较信号至所述第三比较信号生成第一采样数据至第三采样数据，以及在所述第二操作模式中从所述第二比较信号生成第二采样数据；以及对齐电路，其：与对齐时钟和输出时钟同步地对齐所述第一采样数据至所述第三采样数据并基于对齐的第一采样数据至对齐的第三采样数据生成对齐数据，或者与所述对齐时钟和所述输出时钟同步地对齐所述第二采样数据并基于对齐的第二采样数据生成所述对齐数据。2.根据权利要求1所述的电子设备，还包括：控制电路，其：当模式寄存器设置信号或测试模式信号被输入时，生成用于选择所述第一操作模式或所述第二操作模式的选择信号。3.根据权利要求1所述的电子设备，其中，在所述第一操作模式中，包括在所述输入数据中的脉冲包括2比特位信息而从外部设备输入；以及在所述第二操作模式中，包括在所述输入数据中的脉冲包括1比特位信息而从所述外部设备输入。4.根据权利要求1所述的电子设备，其中所述比较电路在所述第一操作模式中通过将所述输入数据与第一参考电压至第三参考电压进行比较来生成所述第一比较信号至所述第三比较信号，以及所述比较电路在所述第二操作模式中通过将所述输入数据与第二参考电压进行比较来生成所述第二比较信号。5.根据权利要求1所述的电子设备，其中在所述第一操作模式和所述第二操作模式中，所述采样时钟被生成为频率是写入时钟的频率的1/2倍，在所述第一操作模式中，所述对齐时钟被生成为频率是所述写入时钟的频率的1/2倍，以及所述输出时钟被生成为频率是所述写入时钟的频率的1/4倍，以及在所述第二操作模式中，所述对齐时钟被生成为频率是所述写入时钟的频率的1/4倍，以及所述输出时钟被生成为频率是所述写入时钟的频率的1/8倍。6.根据权利要求4所述的电子设备，其中，所述比较电路包括：第一比较器，其：在所述选择信号被使能时操作，并且通过比较所述第一参考电压和所述输入数据来生成所述第一比较信号；第二比较器，其通过比较所述第二参考电压和所述输入数据来生成所述第二比较信号；以及第三比较器，其：在所述选择信号被使能时操作，并且通过比较所述第三参考电压和所述输入数据来生成所述第三比较信号。7.根据权利要求4所述的电子设备，其中所述第一参考电压是具有介于所述输入数据的第四电平和所述输入数据的第三电平之间的电平的电压，
所述第二参考电压是具有介于所述输入数据的第三电平和所述输入数据的第二电平之间的电平的电压，以及所述第三参考电压是具有介于所述输入数据的第二电平和所述输入数据的第一电平之间的电平的电压。8.根据权利要求1所述的电子设备，其中，所述对齐电路包括：编码器，其：基于所述选择信号而在所述第一操作模式中通过对所述第一采样数据至所述第三采样数据进行编码来生成编码数据；第一对齐电路，其：基于所述选择信号而在所述第一操作模式中通过与所述对齐时钟同步地对齐所述编码数据来生成预对齐数据，以及基于所述选择信号而在所述第二操作模式中通过与所述对齐时钟同步地对齐所述第二采样数据来生成所述预对齐数据；以及第二对齐电路，其：通过与所述输出时钟同步地对齐所述预对齐数据来生成所述对齐数据。9.一种电子设备，包括：时钟分频电路，其：通过对写入时钟的频率进行分频来生成第一采样时钟至第四采样时钟、第一对齐时钟至第四对齐时钟以及第一输出时钟和第二输出时钟；以及数据对齐电路，其：在第一操作模式中，接收具有第一电平至第四电平中的任何一个电平的输入数据并通过与所述第一采样时钟至所述第四采样时钟、所述第一对齐时钟至所述第四对齐时钟以及所述第一输出时钟和所述第二输出时钟同步地对齐所述输入数据来生成对齐数据；以及在第二操作模式中，接收具有所述第一电平和所述第四电平中的任何一个电平的输入数据并通过与所述第一采样时钟至所述第四采样时钟、所述第一对齐时钟至所述第四对齐时钟以及所述第一输出时钟和所述第二输出时钟同步地对齐所述输入数据来生成所述对齐数据。10.根据权利要求9所述的电子设备，还包括：控制电路，其：当模式寄存器设置信号或测试模式信号被输入时，生成用于选择所述第一操作模式或所述第二操作模式的选择信号。11.根据权利要求9所述的电子设备，其中，在所述第一操作模式中，所述输入数据的脉冲包括2比特位信息而从外部设备输入；以及在所述第二操作模式中，所述输入数据的脉冲包括1比特位信息而从所述外部设备输入。12.根据权利要求9所述的电子设备，其中，所述输入数据是包括被顺次输入的多个比特位的串行输入的信号，以及所述对齐数据是包括被同时生成的多个比特位的并行生成的信号。13.根据权利要求9所述的电子设备，其中，所述第一采样时钟至所述第四采样时钟是具有90
°
的相位差的信号，所述第一对齐时钟至所述第四对齐时钟是具有90
°
的相位差的信号，以及所述第一输出时钟和所述第二输出时钟是具有180
°
的相位差的信号。14.根据权利要求9所述的电子设备，其中，所述时钟分频电路包括：第一分频器，其通过将所述写入时钟的频率二分频来生成第一内部时钟至第四内部时钟；第二分频器，其通过将所述第一内部时钟的频率至所述第四内部时钟的频率二分频来生成第一分频时钟至第四分频时钟；
第三分频器，其通过将第三分频时钟的频率二分频来生成第一预输出时钟和第二预输出时钟；以及时钟选择电路，其：从所述第一内部时钟至所述第四内部时钟生成所述第一采样时钟至所述第四采样时钟，以及根据所述选择信号的逻辑电平而从所述第一内部时钟至所述第四内部时钟、所述第一分频时钟至所述第四分频时钟以及所述第一预输出时钟和所述第二预输出时钟生成所述第一对齐时钟至所述第四对齐时钟以及所述第一输出时钟和所述第二输出时钟。15.根据权利要求9所述的电子设备，其中，所述数据对齐电路包括：比较电路，其：在所述第一操作模式中通过接收具有所述第一电平至所述第四电平中的任何一个电平的所述输入数据来生成第一比较信号至第三比较信号，以及在所述第二操作模式中通过接收具有所述第一电平和所述第四电平中的任何一个电平的所述输入数据来生成第二比较信号；采样电路，其：在所述第一操作模式中与采样时钟同步地从所述第一比较信号至所述第三比较信号生成第一采样数据至第三采样数据，以及在所述第二操作模式中从所述第二比较信号生成第二采样数据；以及对齐电路，其：与所述第一对齐时钟至所述第四对齐时钟以及所述第一输出时钟和所述第二输出时钟同步地对齐所述第一采样数据至所述第三采样数据并基于对齐的第一采样数据至对齐的第三采样数据生成所述对齐数据，或者与所述第一对齐时钟至所述第四对齐时钟以及所述第一输出时钟和所述第二输出时钟同步地对齐所述第二采样数据并基于对齐的第二采样数据生成所述对齐数据。16.根据权利要求15所述的电子设备，其中所述比较电路在所述第一操作模式中通过将所述输入数据与第一参考电压至第三参考电压进行比较来生成所述第一比较信号至所述第三比较信号，以及所述比较电路在所述第二操作模式中通过将所述输入数据与所述第二参考电压进行比较来生成所述第二比较信号。17.根据权利要求16所述的电子设备，其中，所述比较电路包括：第一比较器，其：在所述选择信号被使能时操作，并且通过比较所述第一参考电压和所述输入数据来生成所述第一比较信号；第二比较器，其通过比较所述第二参考电压和所述输入数据来生成所述第二比较信号；以及第三比较器，其：在所述选择信号被使能时操作，并且通过比较所述第三参考电压和所述输入数据来生成所述第三比较信号。18.根据权利要求17所述的电子设备，其中，所述选择信号是被使能以执行所述第一操作模式的信号。19.根据权利要求17所述的电子设备，其中，当所述输入数据具有所述第四电平时所述第一比较器生成被使能的所述第一比较信号，当所述输入数据具有等于或高于第三电平的电平时所述第二比较器生成被使能的所述第二比较信号，以及当所述输入数据具有等于或高于第二电平的电平时所述第三比较器生成被使能的所述第三比较信号。20.根据权利要求15所述的电子设备，其中，所述对齐电路包括：
编码器，其：基于所述选择信号而在所述第一操作模式中通过对所述第一采样数据至所述第三采样数据进行编码来生成编码数据；第一对齐电路，其：基于所述选择信号而在所述第一操作模式中通过与所述第一对齐时钟至所述第四对齐时钟同步地对齐所述编码数据来生成预对齐数据，以及基于所述选择信号而在所述第二操作模式中通过与所述第一对齐时钟至所述第四对齐时钟同步地对齐所述第二采样数据来生成所述预对齐数据；以及第二对齐电路，其：通过与所述第一输出时钟和所述第二输出时钟同步地对齐所述预对齐数据来生成所述对齐数据。
技术总结
一种电子设备包括：时钟分频电路，被配置为通过对写入时钟的频率进行分频来生成采样时钟、对齐时钟和输出时钟；数据对齐电路，被配置为在第一操作模式中接收具有第一电平至第四电平中的任何一个电平的输入数据，并通过与采样时钟、对齐时钟和输出时钟同步地对齐输入数据来生成对齐数据，以及在第二操作模式中，接收具有第一电平和第四电平中的任何一个电平的输入数据，并通过与采样时钟、对齐时钟和采样时钟同步地对齐输入数据来生成对齐数据。采样时钟同步地对齐输入数据来生成对齐数据。采样时钟同步地对齐输入数据来生成对齐数据。
