电子装置以及电子装置的认证方法与形成方法与流程
1.本发明的实施例是有关于电子装置以及电子装置的认证方法 与形成方法。
背景技术：
2.包括集成电路的电子装置可使用集成电路产生物理不可复制 函数，物理不可复制函数可用于认证电子装置。物理不可复制函 数是根据集成电路的物理和电气特性，这些特性是由集成电路的制 造过程中发生的变化所引起的。这些变化为装置产生了独特的电 子指纹，可用作物理不可复制函数。
技术实现要素：
3.在一些实施例中，方法包括使用包含集成电路的电子设备接收认证要 求。方法包括响应于认证要求询问集成电路的电阻随机存取存储阵列，并 且响应于询问从电阻随机存取存储阵列提供多个讯号。方法包括根据讯号 产生物理不可复制函数资料，并响应于认证要求输出物理不可复制函数资 料。
4.在一些实施例中，电子装置包括电阻随机存取存储阵列，包括多个电 阻随机存取存储器单元。每个存储器单元包括环绕式栅极晶体管和耦合到 环绕式栅极晶体管的电阻器装置。电阻器装置包括包括多个导电奈米片的 第一电极、至少部分围绕导电奈米片的电阻元件以及通过电阻元件与导电 奈米片隔开的第二电极。电子装置包括被配置为响应于认证要求询问电阻 随机存取存储阵列的存储器控制器，响应于询问从电阻随机存取存储阵列 接收讯号，以及自讯号产生物理不可复制函数资料。
5.在一些实施例中，方法包括形成集成电路的电阻随机存取存储器单元 的环绕式栅极晶体管和形成电阻随机存取存储器单元的电阻器装置。形成 电阻器装置包括形成包括多个导电奈米片的电阻器装置的底部电极，形成 至少部分围绕导电奈米片的电阻随机存取存储器单元的电阻元件，以及形 成通过电阻元件与导电奈米片分离并包括孔隙的电阻器装置的顶部电极。
附图说明
6.结合附图阅读以下详细描述会最好地理解本公开的各方面。应注意， 根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚 起见，可任意增大或减小各个特征的尺寸。
7.图1是根据实施例的物理不可复制函数系统的方块图。
8.图2a-2n是根据一些实施例在不同处理阶段的包括电阻随机存取存储 器单元的集成电路的剖面图。
9.图3是根据一些实施例的电阻随机存取存储阵列的示意图。
10.图4是根据一些实施例的集成电路的剖面图。
11.图5是根据一些实施例的集成电路的剖面图。
12.图6是根据一些实施例的集成电路的剖面图。
13.图7a是根据一些实施例的半导体工艺系统的控制系统的方块图。
14.图7b是根据一些实施例的分析模型的方块图。
15.图8是根据一些实施例的用于操作电子装置的方法的流程图。
具体实施方式
16.在以下描述中，针对集成电路管芯中的各种层和结构描述了许多厚度 和材料。特定尺寸和材料以各种实施例的示例的方式给出。本领域技术人 员将理解，根据本揭露，在不脱离本揭露的范围的情况下，可以在许多情 况下使用其他尺寸和材料。
17.以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例 或实例。下文描述组件和布置的具体实例以简化本公开。当然，这些仅为 实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二 特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成 的实施例，且还可包含额外特征可在第一特征与第二特征之间形成以使得 第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例 中重复附图标号和/或字母。此重复是出于简化和清楚的目的，且本身并不 指示所论述的各种实施例和/或配置之间的关系。
18.另外，为易于描述，本文中可使用例如“在
…
下面”、“在
…
下方”、“下 部”、“在
…
上方”、“上部”等空间相对术语来描述如图式中所示出的一个元 件或特征与另一(些)元件或特征的关系。除图式中所描绘的定向外，空 间相对术语意图涵盖器件在使用或操作中的不同定向。装置可以其它方式 定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可 同样相应地进行解释。
19.在以下描述中，阐述了某些具体细节以便提供透彻地理解本揭露的各 种实施例。然而，本领域技术人员将理解，可以在没有这些具体细节的情 况下实践本揭露。在其他情况下，没有详细描述与电子构件和制造技术相 关的众所周知的结构，以避免不必要地模糊本揭露的实施例的描述。
20.除非上下文另有要求，在整个说明书和随后的权利要求中，词语“包括
”ꢀ
及其变体，应被解释为开放的、包容性的，即“包括，但不限于”。
21.诸如第一、第二和第三之类的序数的使用并不一定意味着排序的顺序 性，而可能只是区分行为或结构的多个实例。
22.本说明书中对“一个实施例”或“一实施例”的引用是指结合实施例描述 的特定的特征、结构或特性包含在至少一个实施例中。因此，在本说明书 各处出现的短语“在一些实施例中”或“在一实施例中”不一定都指代相同的 实施例。此外，特定的特征、结构或特性可以用任何合适的方式组合成一 个或多个实施例。
23.在本说明书和所附权利要求中使用的“一”和“所述”包括单数形式和复 数形式，除非内容另有明确规定。还应注意，除非内容另有明确规定，否 则术语“或”通常以其包括“及/或”的含义使用。
24.本揭露的实施例提供电阻随机存取存储器(rram)阵列包括多个 rram单元。rram阵列可用于产生用于电子装置的物理不可复制函数 (puf)资料。rram阵列的制造工艺将导致rram阵列具有根据制造工艺 中的固有的变化(natural variations)的独特的电气和物
理特性。这些独特的电 气物理特性用于产生rram阵列独有的puf资料。包含rram阵列的电 子装置可以利用puf资料进行认证。
25.rram阵列包括多个rram单元。每个存储器单元包括环绕式栅极纳 米片晶体管和电阻器装置。电阻器装置包括与环绕式栅极晶体管相似的结 构，并且可以在相同的处理步骤中形成。电阻器装置包括介电层，用作可 调节的电阻器和存储器单元的内存存储元件。存储器单元的制造导致电阻 器装置具有根据制造工艺期间发生的固有结构变化的选定的不同的特性。 本揭露的实施例提供比传统puf装置有更多的好处。晶体管和电阻器装置 由许多相同的结构在相同工艺步骤中形成。这减少了额外步骤的数量，并 提供了特征尺寸和占位面积与非常小的纳米片晶体管大致相同的电阻器装 置。
26.图1是根据实施例的puf认证系统100的方块图。puf认证系统100 包括电子装置101。电子装置101包括集成电路103。集成电路103包括 rram存储阵列105和存储器控制器107。rram存储阵列105的独特物 理特性可用于产生一个puf，该puf可用作独特的识别码来认证电子装置 101。关于rram存储阵列105的存储器单元的制造工艺的细节提供于相 关的图2a-2n中。
27.在一些实施例中，电子装置101是个人电子装置，例如手机、平板、 笔记本电脑或者其他类型的个人电子装置。在各种情况下，此类电子装置 可能需要经过认证才能接收服务、接受或进行购买、或出于其他原因。rram阵列105可用于产生puf以促进安全认证。
28.在一些实施例，电子装置101参与物联网。电子装置101可以包括医 疗装置、智能设备、车辆、安全系统的一部分、车辆识别系统的一部分、 农业监控系统的一部分、能源管理系统或任何类型的使用认证的装置。
29.rram阵列105包括排列成行和列的存储器单元。每个存储器单元可 以存储一个二进制逻辑值，例如逻辑0或逻辑1。存储器控制器107从存储 器单元中读取资料、将资料写入存储器单元以及抹除rram阵列105的存 储器单元。因此，存储器控制器107管理从rram阵列105的资料的存储 和资料的检索。在一些实施例中，存储器控制器107可能不是与rram阵 列105相同的集成电路103的一部分。或者，存储器控制器107可以是电 子装置101的不同的集成电路的一部分。
30.puf产生器109是专门用于产生并存储与电子装置101关联的puf的 装置或系统。电子装置101组装(包括集成电路103的安装)后，puf产生器 109与电子装置101通信连接。puf产生器109可以通过有线连接或无线连 接连接到电子装置101。
31.在puf产生工艺的期间，puf产生器109提供指令到集成电路103的 存储器控制器107。这些指令包括应用于rram阵列的质询，以便产生用 于以后的认证的初始puf资料。这些质询旨在检测rram阵列的独特的电 气或物理特性。在一个示例中，质询可以包括记录与rram阵列的多个存 储器单元中的每一个相关联的读取操作的持续时间。存储器单元的物理结 构以及与存储器单元耦合的互连结构的轻微变化，将使rram阵列105的 不同的存储器单元的读取时间略有不同的结果。每个存储器单元的不同的 读取时间可用于产生电子装置的puf。puf产生器109控制或指示存储器 控制器107从rram阵列的多个存储器单元中的每一个读取资料，并提供 与存储器单元中的每一个相关联的读取时间。
32.在另一个例子中，rram阵列105在启动时的初始条件可以用于产生 初始puf资料。根据在rram阵列105的制造期间发生的固有变化，rram 阵列的每个存储器单元可能会在启
如何根据本揭露的原理以简单有效的工艺形成存储器单元。在不脱离本揭 露的范围的情况下，可以使用其他工艺步骤和工艺步骤的组合。
39.图2a是根据一些实施例的集成电路103在工艺的中间阶段的剖面图。 图2a的视图示出了处于工艺的中间阶段的晶体管102和电阻器装置104。 因此，晶体管102和电阻器装置104在图2a的视图中还没有完全形成。正 如将在下面更详细地阐述的那样，电阻器装置104与晶体管102共享许多 相同的结构。因此，用于形成晶体管102的工艺和电阻器104大量的相同， 从而减少了用于形成电阻器装置的工艺步骤的数量。此外，由于电阻器装 置104与非常小的晶体管102具有相同或相似的占位面积，因此电阻器装 置可以以非常小的占位面积形成。
40.晶体管102是环绕式栅极晶体管。环绕式栅极晶体管结构可由任何合 适的方法图案化。例如，可以使用一种或多种光刻工艺对结构进行图案化， 包括双重图案化(double-patterning)或多重图案化(multi-patterning)工艺。通 常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许创建的 图案具有比使用单一、直接的光刻工艺可获得的更小的间距。
41.在图2a-2g中，根据实施例，晶体管102和电阻器装置104具有相同 或实质上相似的结构，并经历相同的处理步骤。因此，图2a-2g的描述将 主要涉及晶体管102，然而，将理解相同的结构可存在于所示的电阻器装置 104内。在其他实施例中，晶体管102和电阻器装置104可能有不同的结构 和不同的步骤处理。
42.集成电路103包括半导体基底106。在图2a的例子中，半导体基底106 包括第一半导体层112、在第一半导体层112上的第二半导体层114和在第 二半导体层114上的第三半导体层116。在一些实施例中，第一半导体层112 包括硅；然而，本揭露中的实施例不限于此，且在各种实施例中，第一半 导体层可包括任何合适的半导体材料。第二半导体层114可以包括硅锗。 第三半导体层116可以包括硅。第一半导体层112、第二半导体114和第三 半导体层116可以共同充当半导体基底106。在不脱离本揭露的范围的情况 下，半导体基底106可以包括与图2a中所示和上述的那些不同的半导体材 料的不同数量的层。半导体基底106可以包括各种掺杂区，包括n型和p 型掺杂剂。n型掺杂剂可包括磷。p型掺杂剂可以包括硼。在不脱离本揭露 的范围的情况下，可以使用其他类型的掺杂剂。
43.集成电路103包括浅沟渠隔离118。浅沟渠隔离118可用于分离在半导 体基底106上形成或与半导体基底106结合形成的一个或多个半导体装置 结构，例如晶体管102和电阻器104。浅沟渠隔离118可以包括介电材料。 例如，在一些实施例中，浅沟渠隔离118包括形成为延伸到半导体基底106 中的沟渠，以及填充或基本上填充沟渠的介电材料。浅沟渠隔离118的介 电材料可以包括氧化硅、氮化硅、氮氧化硅(sion)、siocn、sicn、掺氟 硅酸盐玻璃(fsg)或通过低压化学气相沉积(lpcvd)、等离子体cvd或可 流动cvd形成的低k介电材料。在不脱离本揭露的范围的情况下，其他材 料和结构可以用于浅沟渠隔离118。
44.集成电路103包括多个半导体奈米片120或纳米线。半导体奈米片120 是半导体材料的层。半导体奈米片120对应于将从所描述的工艺中产生的 环绕式栅极晶体管的沟道区域。半导体奈米片120形成在基底106之上， 并且可以形成在半导体基底106上。半导体奈米片120可以包括si、ge、 sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb或inp 中的一种或多种层。在至少一个实施例中，半导体奈米片120是与基底106 相同的半导体材
料。在不脱离本揭露的范围的情况下，其他半导体材料可 以用于半导体奈米片120。在本文所述的非限制性示例中，半导体奈米片 120和基底106是硅。
45.集成电路103包括位于半导体奈米片120之间的多个牺牲半导体奈米 片122。牺牲半导体奈米片122包括与半导体奈米片120不同的半导体材料。 在半导体奈米片120包括硅的示例中，牺牲半导体奈米片122可以包括 sige。在一个示例中，硅锗牺牲半导体奈米片122可以包括介于20％和30％ 之间的锗，但是在不脱离本揭露的范围的情况下可以使用其他浓度的锗。
46.在一些实施例中，半导体奈米片120和牺牲半导体奈米片122是通过 从第三半导体层116交替外延生长工艺形成的。例如，第一外延生长工艺 可以导致最低的牺牲半导体奈米片122在第三半导体层116的顶面上的形 成。第二外延生长工艺可以导致最低半导体奈米片120在最低牺牲半导体 奈米片122的顶面上的形成。第三外延生长工艺可以导致第二最低牺牲半 导体奈米片122在最低半导体奈米片120之上的形成。交替进行外延生长 工艺，直到形成选定数量的半导体奈米片120和牺牲半导体奈米片122。
47.在图2a中，晶体管102有三个半导体奈米片120。然而，在实践中， 晶体管102可能有多于三个的半导体奈米片120。例如，在一些实施例中， 晶体管102可以包括八到二十个半导体奈米片120。在不脱离本揭露的范围 的情况下，可以使用其他数量的半导体奈米片120。
48.半导体奈米片120可以有在2奈米和100奈米之间的厚度。在一些实 施例中，半导体奈米片120有在2奈米和20奈米之间的厚度。该范围通过 纳米片提供合适的导电性，同时保持低厚度。在一些实施例中，每个纳米 片120比其上方的(多个)纳米片120厚。在不脱离本揭露的范围的情况下， 半导体奈米片120可以有其他的厚度。
49.在图2a中，虚设栅极124已沉积并图案化在顶部半导体奈米片120上。 虚设栅极124可以包括多晶硅。虚设栅极124可以有在20奈米和100奈米 之间的厚度。多晶硅虚设栅极可以通过外延生长、cvd工艺、物理气相沉 积(pvd)工艺或ald工艺沉积。在不脱离本揭露的范围的情况下，其他厚 度和沉积工艺可以用于沉积虚设栅极124的材料。
50.虚设栅极124可以通过标准的光刻工艺进行图案化。例如，虚设栅极 124可以由在光刻胶掩模、硬掩模或其他类型的掩模存在的情况下刻蚀虚设 栅极124而图案化。
51.在图2a中，栅极间隔件126已沉积在虚设栅极124的侧面。在一个示 例中，栅极间隔件126包括sicon。栅极间隔件126可以通过cvd、pvd 或ald沉积。在不脱离本揭露的范围的情况下，其他材料和沉积工艺可以 用于栅极间隔件126。
52.在图2b中，半导体奈米片120和牺牲半导体奈米片122已被刻蚀。虚 设栅极124和栅极间隔件126已被用作对半导体奈米片120和牺牲半导体 奈米片122进行图案化的掩模。特别地，在虚设栅极124和栅极间隔件126 存在的情况下执行刻蚀工艺以刻蚀半导体奈米片120和牺牲半导体奈米片 122。
53.在图2c中，刻蚀工艺已被执行以相对于半导体奈米片120横向凹陷牺 牲半导体奈米片122。刻蚀工艺可以通过化学浴进行，该化学浴相对于半导 体奈米片120选择性地刻蚀牺牲半导体奈米片122。如前所述，在一个示例 中，牺牲半导体奈米片122是sige。与半导体奈米片120的这种成分差异 允许牺牲半导体奈米片122相对于半导体奈米片120被选择性地刻蚀。因 此，图2c中的刻蚀工艺使牺牲半导体奈米片122凹陷，而不显著刻蚀半导 体奈
米片120。对刻蚀工艺进行计时，以使牺牲半导体奈米片122凹陷但不 被完全移除。凹陷工艺用于使片内间隔件层能够在牺牲半导体奈米片122 被去除的位置处在半导体奈米片120之间形成。
54.在图2d中，片内间隔件层128已在半导体奈米片120之间形成(例如， 通过沉积)。片内间隔件层128可以通过ald工艺、cvd工艺或其他合适 的工艺沉积。在一个示例中，片内间隔件层128包括氮化硅。在形成片内 间隔件层128之后，可以利用栅极间隔件126作为掩模来执行刻蚀工艺。 刻蚀工艺移除了栅极间隔件126正下方之外的片内间隔件层128。在不脱离 本揭露的范围的情况下，其他工艺和材料可以用于片内间隔件层128。
55.在图中2d源极和漏极区130已经形成。源极和漏极区130包括半导体 材料。源极和漏极区130可以从半导体奈米片120外延生长。源极和漏极 区130可以从半导体奈米片120或从基底106外延生长。在n型晶体管的 情况下，源极和漏极区130可以掺杂有n型掺杂剂种类。在p型晶体管的 情况下，源极和漏极区130可以掺杂有p型掺杂剂种类。可以在外延生长 期间原位进行掺杂。虽然源极和漏极区130标有共同的参考符号和称号， 但实际上，晶体管102将具有源极区和漏极区。例如，晶体管102左侧区 130可以对应于晶体管102的源极。晶体管102右侧区130可以对应于晶体 管102的漏极。或者，漏极可能在左侧，而源极可能在右侧。
56.在图2e中，层间介电层132已沉积在源极和漏极区130以及浅沟渠隔 离118上。层间介电层132可以包括氧化硅。层间介电层132可以通过cvd、 ald或其他合适的工艺沉积。在沉积层间介电层132之后，可以执行cmp 工艺以平坦化层间介电层132的顶面并使层间介电层132的顶面与虚设栅 极124和栅极间隔件126的顶面处于同一水平。在不脱离本揭露的范围的 情况下，其他材料和工艺可以用于层间介电层132。
57.在图2f中，虚设栅极124和牺牲半导体奈米片122已被移除。虚设栅 极124可以在第一刻蚀步骤中移除。然后可以在第二刻蚀步骤中移除牺牲 半导体奈米片122。第一刻蚀步骤和第二刻蚀步骤都相对于半导体奈米片 120的材料选择性地刻蚀相应的层。或者，可以使用单一刻蚀工艺来移除虚 设栅极124和牺牲半导体奈米片122。
58.虚设栅极124的移除留下了栅极沟渠134。栅极沟渠134对应于将形成 晶体管102的栅极的部分的位置。牺牲半导体奈米片122的移除在半导体 奈米片120周围留下了间隙136。实际上，在图2f所示的阶段，栅极沟渠 134和间隙136彼此连续，使得栅极沟渠134和间隙136是单一连续孔隙。
59.在图2g中，介面介电层138已沉积在半导体奈米片120的暴露的表面 上。介面介电层138可包括介电材料，例如氧化硅、氮化硅或其他合适的 介电材料。介面介电层138可以包括相对于高介电常数(high-k)电介质(例 如氧化铪或其他可用于晶体管的栅极电介质的高介电常数电介质材料)相 对低介电常数(low-k)的电介质。介面介电层138可以通过热氧化工艺、cvd 工艺或ald工艺形成。介面介电层138可以有介于0.5奈米和2奈米之间 的厚度。在不脱离本揭露的范围的情况下，其他材料、沉积工艺和厚度可 以用于介面介电层。
60.介面介电层138围绕着半导体奈米片120。特别地，半导体奈米片120 具有对应于在源极和漏极区130之间延伸的板条或线材的形状。介面介电 层138包裹在每个半导体奈米片120周围。介面介电层138环绕或部分环 绕半导体奈米片120。
61.在图2g中，高介电常数栅极介电层140已经形成在介面介电层138上、 栅极间隔件
126的侧壁上以及片内间隔件128的侧壁上。高介电常数栅极 介电层140和介面介电层138一起对应于晶体管102的栅极电介质。除了 介面介电层位于半导体奈米片120和高介电常数栅极介电层140之间之外， 高介电常数介电层140以与介面介电层138相关的相同方式包围或部分包 围半导体奈米片120。
62.高介电常数栅极介电层140包括一种或多种层介电材料，例如hfo2、 hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二 氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高介电常数介电材料和/或其 组合。高介电常数栅极介电层140可以通过cvd、ald或任何合适的方法 形成。在一些实施例中，高介电常数栅极介电层140是使用高度共形的沉 积工艺(例如ald)形成的，以确保在每个半导体奈米片120周围形成具 有均匀厚度的栅极介电层。在一些实施例中，高介电常数介电层140的厚 度在约1奈米至约4奈米的范围内。在不脱离本揭露的范围的情况下，其 他厚度、沉积工艺和材料可以用于高介电常数栅极介电层。高介电常数栅 极介电层140可以包括第一子层，其包括具有偶极掺杂的hfo2，包括la 和mg，以及第二子层，包括具有结晶的更高介电常数的zro层。特别地， 第一子层可以包括主要是非晶的结构，而第二子层可以包括主要是结晶的 结构。在一些实施例中，第一层为在0.5奈米和2奈米之间厚。在一些实施 例中，第二层为在0.5奈米和2奈米之间厚。
63.在一些实施例中，电阻器装置104的高介电常数栅极介电层140可能 仅包括第一子层或第二子层，而晶体管102的高介电常数介电层140可能 包括第一子层和第二子层。在一个示例中，在沉积高介电常数介电层140 的第一和第二子层之后，可以从电阻器装置104去除第二子层。这可以通 过掩蔽晶体管102的区域并在电阻器装置104的暴露高介电常数栅极介电 层140处执行受控的刻蚀工艺来实现。受控的刻蚀工艺移除在电阻器装置 104的高介电常数介电层140的第二子层，没有移除在电阻器装置104的高 介电常数介电层140的第一子层。
64.在一些实施例中，因为高介电常数介电层140的子层非常薄，所以进 行了严格受控的原子层刻蚀(ale)工艺，以移除在电阻器装置104的高 介电常数介电层140的第二子层。ale工艺能够在每个ale循环中移除第 二子层的单一原子或分子层。可以选择每个循环的次数和持续时间以移除 第二子层而不移除第一子层。
65.在一些实施例中，ale工艺是被由机器学习程序(machine learningprocess)训练的分析模型所控制。关于受控ale工艺的更多细节提供于相关 连的图7a和7b。
66.在图2h中，第一金属层142沉积在沟渠134中的高介电常数栅极电介 质140上和半导体奈米片120之间的孔隙136中。在一些实施例中，第一 金属层142包括氮化钛。第一金属层142可以使用pvd、ald、cvd或其 他合适的沉积工艺沉积。第一金属层142可以有在1奈米和3奈米之间的 厚度。在不脱离本揭露的范围的情况下，其他材料、沉积工艺和厚度可以 用于第一金属层142。
67.在图2h中，间隔件层143沉积在沟渠134中的第一金属层142上和半 导体奈米片120之间的孔隙136中。在一些实施例中，间隔件层包括硅、 多晶硅或其他导电材料中的一种或多种。间隔件层143可以使用pvd、 ald、cvd或其他合适的沉积工艺沉积。间隔件层143可以有介于0.5奈 米和2奈米之间的厚度。在不脱离本揭露的范围的情况下，其他材料、沉 积工艺和厚度可以用于第一间隔件层143。
68.在图2h中，第二金属层144已经沉积在沟渠134中的间隔件层143上 和半导体奈米片120之间的孔隙136中。在一个示例中，第二金属层144 包括氮化钛。第二金属层144可以使用pvd、ald、cvd或其他合适的沉 积工艺来沉积。第二金属层144可以有介于1奈米和3奈米之间的厚度。 在不脱离本揭露的范围的情况下，其他材料、沉积工艺和厚度可以用于第 二金属层144。
69.在图2i中，第三金属层146已经沉积在沟渠134中的第二金属层144 上和半导体奈米片120之间的孔隙136中。在一个示例中，第三金属层146 包括钨。第三金属层146可以使用pvd、ald、cvd或其他合适的沉积工 艺沉积。第三金属层146填充了沟渠134中和半导体奈米片120之间的孔 隙136中剩余的空间。出于这个原因，第三金属层146是沟渠填充或栅极 填充材料。栅极填充材料是高导电性的。第一金属层142和第二金属层144 非常薄，使得可以用栅极填充材料填充空隙136中尽可能多的沟槽134。这 确保了晶体管102的栅极148将具有高导电性。晶体管102的栅极对应于 第一金属层142、第二金属层144和第三金属层146。在不脱离本揭露的范 围的情况下，其他材料、沉积工艺和厚度可以用于第二金属层144。第一金 属层142、第二金属层144、第三金属层146对应晶体管102的栅极148。
70.在一些实施例中，在第三金属层146的沉积期间可以在沟渠134中形 成孔隙147。孔隙147可以由可称为小孔(key-holing)的工艺所导致。在第三 金属层146的沉积过程中，第三金属层146可能会以比沟渠134的中间更 高的速率在沟渠134的角上积累或沉积。由于沉积或积累的速度增加，在 沟渠134的中间完全填满之前，沟渠134的顶部可能会被第三金属层146 的材料的积累挡住。因此，孔隙147保留在沟渠134中。如下文将更详细 地阐述的，孔隙可以作为可以从rram阵列105生成的puf的因素。
71.除了介面介电层和高介电常数栅极介电层140位于半导体奈米片120 与第一金属层142、第二金属层144和第三金属层146之间之外，第一金属 层142、第二金属层144和第三金属层146以与上述介面介电层138和高介 电常数栅极介电层140相同的方式包围或部分包围半导体奈米片120。图 2h和随后的图可能未显示可能存在于纳米片120之间的孔隙136中的所有 层。实际上，第一金属层142、间隔件层143、第二金属层144和第三金属 层146可以各自存在于半导体奈米片120之间的孔隙136中。
72.在电阻器装置104中，高介电常数栅极电介质140不用作栅极电介质， 因为电阻器装置104最终不会是晶体管。在电阻器装置104的情况下，高 介电常数栅极电介质140是电阻元件和资料存储元件，如下文更详细描述。 此外，在电阻器装置104的情况下，第一金属层142、第二金属层144和第 三金属层146不用作栅极，因为电阻器装置104不是具有栅极端子的晶体 管。取而代之的是，第一金属层142、第二金属层144和第三金属层146可 以对应于电阻器装置的顶部电极162。
73.第一金属层142、第二金属层144和第三金属层146围绕着半导体奈米 片120。半导体奈米片120通过由介面介电层138和高介电常数栅极介电层 140组成的栅极电介质而与第一金属层142、第二金属层144和第三金属层 146物理隔离。出于这个原因，晶体管102被称为环绕式栅极晶体管，因为 栅极148围绕着半导体奈米片120。半导体奈米片120对应于晶体管102的 沟道区域。当通过在源极和栅极148之间施加电压来打开晶体管102时， 电流会在源极和漏极区130之间流过晶体管102中的半导体奈米片120。
74.晶体管102和电阻器装置104的电气特性部分根据栅极148和顶部电 极162的材
料。在集成电路103的制造期间，晶体管102可能有与栅极148 相关连的略为不同的尺寸和电导率。例如，一些晶体管102的栅极沟渠134 可能比其他晶体管的栅极沟渠134稍宽。栅极148的各种金属层可能具有 略有不同的厚度和电导率。如上所述，孔隙147可以在一些晶体管102中 形成，但不在其他的晶体管102中形成。孔隙147的尺寸可能与一些晶体 管102不同。所有这些因素都会影响晶体管102的阈值电压、电导率或其 他电气方面。当为集成电路103产生puf时，上述每个因素都会影响用于 形成puf的各种询问。
75.晶体管102中可能发生的变化也可能发生在电阻器装置104中。此外， 在电阻器装置104中，高介电常数介电层140用作电阻存储元件，这将在 下面进一步详细描述。制造高介电常数介电层140的工艺期间导致的变化 可导致电阻器装置104具有不同的电气特性。所有这些因素都会影响电阻 器装置104的电气特性。当为集成电路103产生puf时，上述每个因素都 会影响用于形成puf的各种询问。
76.在图2i中，电阻器装置104的结构开始偏离于晶体管102的结构。在 图2i中，在层间介电层132中刻蚀沟渠150。沟渠150暴露出电阻器装置104的左侧源极和漏极区130。在掩膜的存在下，可以刻蚀层间介电层132 以形成沟渠150。掩模的图案确保刻蚀将在图2i中所示的位置处产生沟渠 150。
77.在图2j中，通过移除电阻器装置104左侧的源极和漏极区130，将沟 渠150延伸到电阻器装置104。在层间介电层132中打开沟渠150后，执行 刻蚀工艺以移除电阻器装置104左侧的源极/漏极区130。刻蚀工艺相对于 层间介电层132、第三半导体层116、片内间隔件128和半导体奈米片120 选择性地刻蚀源极/漏极区130的半导体材料。
78.在图2j中，已执行刻蚀工艺以从电阻器装置104中移除第三半导体层 116、半导体奈米片120和介面介电层138。在半导体奈米片120是硅、第 三半导体层116是硅、介面介电层138是二氧化硅的例子中，可以进行单 一刻蚀工艺通过沟渠150移除电阻器装置104处的半导体奈米片120、第三 半导体层116和介面介电层138。
79.半导体奈米片120的移除导致了半导体奈米片120的位置处的孔隙 154。沟渠150和孔隙154彼此连续，且可以视为单一沟渠或孔隙。刻蚀工 艺暴露高介电常数栅极介电层140。
80.在图2k中，导电材料156的层已经沉积在沟渠150和孔隙154中。在 一个示例中，导电材料156的层是通过ald工艺沉积的氮化钛，但在不脱 离本揭露的范围的情况下可以使用其他材料和工艺。导电材料156的层衬 于沟渠150的壁上，并填充了半导体奈米片120之前所在的孔隙154。导电 材料156的层形成导电奈米片157，而半导体奈米片120先前位于此处。导 电奈米片157对应于电阻器装置104的底部电极。导电奈米片157有一个 厚度，对应于移除的半导体奈米片的厚度加上先前移除的介面介电层138 的厚度。因此，导电奈米片157比半导体奈米片120稍厚。在一些实施例 中，导电奈米片在2奈米和7奈米之间有一个厚度。此范围的厚度提供薄 的剖面和高导电率。在不脱离本揭露的范围的情况下，其他材料、沉积工 艺和厚度可以用于导电材料156和导电奈米片157。
81.在图2k中，导电沟渠填充材料158已经沉积在导电材料156的层上。 导电沟渠填充材料158填充沟渠150中剩余的任何间隙。在一个示例中， 导电沟渠填充材料158是通过cvd工艺沉积的钨，但在不脱离本揭露的范 围的情况下，其他材料和沉积工艺可用于导电沟渠填充材料158。导电材料 156的层、导电奈米片157和导电沟渠填充材料158共同构成了电阻
器装置 104中的底部电极160。
82.在图2k中，顶部电极162包括第一金属层142、第二金属层144和第 三金属层146。在其他实施例中，顶部电极162可以包括单金属或除了晶体 管102的栅极148之外的金属层的不同组合。
83.在图2l中，硅化物层164已经在晶体管102的源极和漏极区130中形 成。硅化物层164可以包括钛硅化物、钴硅化物或其他类型的硅化物。在 图2l中，钴接触插塞168已经形成在晶体管102、104和108中的每一个 中的层间介电层132中。钴接触插塞168可用于将电压施加于晶体管102 的源极和漏极区130。插塞168被氮化钛胶层168包围。插塞168、胶层168、 硅化物层164可以在不脱离本揭露的范围的情况下包含其他材料。
84.在图2m中，层间介电层169已经沉积在层间介电层132上。层间介 电层169可以包括氧化硅。层间介电层169可以通过cvd、ald或其他合 适的工艺沉积。在不脱离本揭露的范围的情况下，其他材料和工艺可以用 于层间介电层169。
85.在图2m、接触插塞170、172、174和176已经形成在层间介电层169 中。接触插塞170电性连接接触插塞168，接触插塞168接触晶体管102的 源极和漏极层130中的硅化物164。接触插塞172接触晶体管102的栅极 148。接触插塞174接触导电材料158，因此电性连接到电阻器装置104的 底部电极160。接触插塞176电性连接电气装置的顶部电极162。接触插塞 170、172、174和176中的每一个可以包括钨或另一种合适的导电材料。接 触插塞170、172、174和176中的每一个可以被相应的导电衬垫171、173、 177和179围绕。导电衬垫171、173、177和179可以包括氮化钛或其他合 适的材料。
86.在图2n中，层间介电层181已经沉积在层间介电层169上。层间介电 层181可以包括氧化硅。层间介电层181可以通过cvd、ald或其他合适 的工艺沉积。在不脱离本揭露的范围的情况下，其他材料和工艺可以用于 层间介电层181。
87.在图2n、金属线180、182、184和186已经形成于层间介电层181中。 金属线180、182、184和186是与晶体管102和电阻器装置104的各个端 子电性连接的导电线。金属线180、182、184和186可以包括铜或其他合 适的导电材料。在图2n中，晶体管102和电阻器装置104是完整的，但本 领域技术人员将理解，其他后续的电介质以及金属层和结构可以随后在集 成电路中形成。
88.晶体管102和电阻器装置104对应于rram存储阵列的rram存储 器单元190。晶体管102对应于存储器单元190的存取晶体管。电阻器装置 104包括存储器单元190的资料存储元件。更具体地说，高介电常数栅极介 电层140为电阻器装置104中的电阻元件，且对应于存储器单元190的资 料存储元件。高介电常数介电层140的有效电阻可以选择性地在高电阻状 态和低电阻状态之间切换。因此，高介电常数介电层140提供的电阻对应 于存储器单元190中存储的资料中的值。
89.通过保持底部电极160的电压于0v并将顶部电极162的电压扫描到
ꢀ‑
1.5v执行直流扫描，即通过执行将顶部电极162的电压降低到低于底部电 极160的电压的直流扫描，可以将高介电常数介电层140置于高电阻状态。 通过保持底部电极160的电压于0v并将顶部电极162的电压扫描到1.5v， 即通过执行将顶部电极162的电压提升到高于底部电极160的电压的直流 扫描，可以将高介电常数介电层140置于低电阻状态。在不脱离本揭露的 范围的情况下，可以应用其他电压值在高电阻状态和低电阻状态之间设置 电阻器装置104。
90.在一个示例中，在低电阻状态下，电阻器装置104的电阻介于1000欧 姆和10,000欧姆之间。在高电阻状态下，电阻器装置104的电阻在10,000 欧姆到100,000万欧姆之间。因此，在一个示例中，电阻器装置104的电阻 在高电阻状态和低电阻状态之间变化至少一个数量级。
91.通过测量电阻器装置104中的电阻，可以从存储器单元190中读取资 料。通常，读取操作包括通过在栅极端子148和源极130之间施加电压来 开启晶体管102。在图2n的例子中，晶体管102的源极端子是左侧区130。 漏极端子是晶体管102的右侧区130。晶体管102处于导通状态时，可以在 电阻器装置104的底部电极160和顶部电极162之间施加一个电压。电阻 可以通过测量电阻器装置104上的电压压降或通过测量流过电阻器装置104 的电流来间接测量。这种测量可以通过根据电流或电压的读出放大器和其 他耦合到存储器单元190为其部分的存储阵列的读取电路来完成。
92.在一些实施例中，金属内连件180是存储器单元190中的源极线。金 属内连件180通过晶体管102左侧的插塞170和168而电耦合到晶体管102 的源极。在一些实施例中，金属内连件182是存储器单元190的字线。字 线182经由插塞172而电性连接至晶体管102的栅极端148。在一些实施例 中，金属内连件184通过右侧插塞170和插塞174将晶体管102的漏极端 子电性连接到电阻器装置104的底部电极160。在一些实施例中，金属内连 件186是存储器单元190的位线。
93.图3是根据一些实施例的存储阵列105的示意图。存储阵列105是图1 的存储阵列105的一个例子。存储阵列105是包括多个rram存储器单元 190的rram存储阵列。图2n的视图绘示了单一rram存储器单元190。 一些实施例中，图3的每个rram存储器单元190都有图2n中所示的结 构。特别地，每个rram存储器单元190包括晶体管102和电阻器装置104。 晶体管102的漏极耦合到电阻器装置104的底部电极。电阻器装置104的 顶部端子耦合到位线(bit line，bl)186。晶体管102的栅极端子耦合到字线 (word line，wl)182。晶体管102的源极端子耦合到源极线(source line， sl)180。
94.在实践中，存储阵列105可以包括排列成行和列的数千或数百万个存 储器单元190。每一行的存储器单元190耦合到相应的字线182。每一列的 存储器单元190耦合到相应的源极线180和位线186。如关于图2n所述， 电阻器装置104是存储器单元190的资料存储器元件。尽管未在图3中示 出，存储阵列105可以包括或可以耦合到用于将资料写入存储器单元190 和用于从存储器单元190读取资料的附加电路。此类附加电路可包括列解 码器、行解码器、感测放大器、电荷泵、读取电压调节器、时脉讯号产生 器、时序讯号产生器或可用于将资料写入存储阵列105的存储器单元190 或从存储器单元190读取资料的其他电路构件。
95.集成电路103可以包括存储器控制器107，如相关的图1所述。存储器 控制器107可以控制图3的存储阵列105。存储器控制器107可以在产生用 于认证集成电路103或安装了集成电路103的电子装置101的puf期间控 制存储阵列105的操作。
96.在puf产生程序期间，存储器控制器107接收puf产生指令以从存储 阵列105产生puf。所述指令包括操作或应用于rram阵列105的质询， 以便产生用于以后的认证的puf资料。这些质询旨在检测rram阵列的独 特的电气或物理特性。puf产生程序可包括记录或测量与存储阵列中的多 个存储器单元190中的每一个相关联的参数。所述操作可以包括在存
储阵 列105启动时测量资料状态。所述操作可以包括测量存储阵列105的多个 存储器单元190中的每一个的读取时间。所述操作可以包括对多个存储器 单元190执行部分写入操作并记录每个存储器单元190中存储的资料值。 可以关联于存储阵列105执行这些和其他操作或质询，以便产生用于进行 认证的puf。
97.图3的存储阵列105绘示仅包括单一晶体管102和单一电阻器装置104 的存储器单元190，这被称为1t1r配置。然而，存储器单元190也可以采 用其他配置。例如，每个存储器单元190可以包括单一电阻器装置104和 两个或更多个晶体管102，这些配置被称为nt1r，其中n是正整数。在另 一个示例中，每个存储器单元190可以包括单一晶体管102和多个电阻器 装置104，这些配置被称为1tmr，其中m是正整数。
98.在图2n和3的示例中，存储阵列105在由单一半导体晶片形成的单一 集成电路中实现。然而，其他布置也是可能的。例如，存储阵列105可以 在由两个结合在一起的半导体晶片切割出来的集成电路中实现。其中一个 半导体晶片可以包括存储器单元190的晶体管102。另一个半导体晶片可以 包括存储器单元190的电阻器装置104。在不脱离本揭露的范围的情况下， 不同的配置的存储阵列105的存储器单元190是可能的。
99.图4是根据一些实施例的集成电路103的剖面图。集成电路103包括 通过晶片接合技术接合在一起的第一集成电路管芯103a和第二集成电路 管芯103b。特别地，第一集成电路管芯103a形成于第一半导体晶片中。 第二集成电路管芯103b形成于第二半导体晶片中。在切割之前，第一半导 体晶片接合至第二半导体晶片。在切割后，由接合的晶片形成多个集成电 路103。每个集成电路103包括第一集成电路管芯103a和第二集成电路管 芯103b。
100.集成电路管芯103a包括多个晶体管102。晶体管102可以包括相同的 结构并且可以使用与用于形成图2a至2n的晶体管102所描述的那些相同 或相似的工艺来形成。一些差异可以包括在晶体管102的漏极区130的底 部形成硅化物，并且在集成电路管芯103a的底部形成导电插塞194，教示 与相应的晶体管102的漏极端子130接触。在晶片接合工艺之前，导电插 塞194的底面暴露在集成电路管芯103a的底面上。
101.集成电路管芯103b包括多个电阻器装置104。电阻器装置104可以包 括相同的结构并且可以使用与用于形成图2a-2n的电阻器装置104所描述 的那些相同或相似的工艺来形成。一些差异可以包括在第二集成电路管芯 103b中的内连件184的顶部形成接点196。在晶片接合工艺之前，接点196 的顶面暴露在集成电路管芯103b的顶面。晶片接合工艺使每个接点196与 相应导电插塞194的电性连接。以此方式，每个晶体管102的漏极端子耦 合到相应电阻器装置104的底部电极。
102.在一些实施例中，每个rram存储器单元190包括来自第一集成电路 管芯103a的晶体管102和来自第二集成电路管芯103b的电阻器装置104。 虽然在图4中绘示了两个存储器单元190，但实际上，集成电路103可能包 括数千或数百万个存储器单元190。
103.图5是根据一些实施例的集成电路103的剖面图。集成电路103包括 rram存储器单元190。存储器单元190包括晶体管102和电阻器装置104。 图4的晶体管102可以与关于图2a-2n描述的晶体管102相同或基本相同。 图5的电阻器装置104与图2a-2n的电阻器装置104类似，只是左侧源极 区130和电阻器装置104的半导体奈米片120没有被导电材料156和158 取代。取而代之的是，电阻器装置104的左侧源极/漏极区130和半导体奈 米片120对应于电阻器装置104的底部电极160。
104.与晶体管102的半导体奈米片120相比，电阻器装置104的半导体奈 米片120是高度掺杂的。这使得电阻器装置104的半导体奈米片120与晶 体管102的半导体奈米片120相比具有高导电性。因此，电阻器装置104 的半导体奈米片120是导电奈米片157。在一实例中，电阻器装置104的半 导体奈米片120重掺杂有p型掺杂剂。p型掺杂剂可以包括硼或其他p型 掺杂剂。在另一个例子中，电阻器装置104的半导体奈米片120重掺杂有n 型掺杂剂。n型掺杂剂可包括磷或其他n型掺杂剂。电阻器装置104的半 导体奈米片120的掺杂可以发生在电阻器装置104的半导体奈米片120的 形成过程中。
105.在一个例子中，除了电阻器装置104的半导体奈米片120相对于晶体 管102的半导体奈米片120掺杂不同之外，用于形成图5的电阻器装置104 的工艺从图2i所示的工艺的步骤开始不同于用于形成图2a至2n的电阻器 装置104。特别是，图2i至2k所示的步骤不会发生在图5的电阻器装置 104的形成中。取而代之的是，在电阻器装置104的左侧源极/漏极区130 中形成硅化物164，所述硅化物164如关于形成在晶体管102中的硅化物 164所描述。硅化物的形成可以在相同的工艺步骤中发生。导电插塞198可 以与导电插塞168同时形成，且导电插塞198与导电插塞168可以同一个 材料形成。用于形成导电插塞170、172、174和176以及内连件180、182、 184和186的工艺步骤可以与关于图2m和2n所描述的基本相同。
106.图5的电阻器装置104和图2n的电阻器装置104之间的另一个区别是 介面介电层138仍然存在于图5的电阻器装置104中。另一个可能的区别 是图5的电阻器装置104的顶部电极162可以包括单导电层，而不是电子 装置101的栅极中包括的各种金属层。
107.图6是根据一些实施例的集成电路103的剖面图。集成电路103包括 rram存储器单元190。存储器单元190包括晶体管102和电阻器装置104。 晶体管102和电阻器装置104与图3的晶体管102和电阻器装置104实质 上相似，只是晶体管102的漏极区130与电阻器装置104共用。因此，当 电流通过存储器单元190时，电压被施加到晶体管102的栅极以使晶体管 102的半导体奈米片120导电。电压施加在电阻器装置104的顶部电极162 和晶体管102的源极区130(左侧区130)之间。电流从顶部电极162通过电 阻器装置104的包括介面介电层138和高介电常数介电层140的电阻元件 进入电阻器装置104的高掺杂半导体奈米片通过共用的漏极区130，通过晶 体管102的半导体奈米片120到晶体管102的源极区130并通过源极线180。
108.图7a是根据一些实施例的用于控制原子层刻蚀(ale)工艺的控制系统 700的方块图。根据一些实施例，图7a的控制系统700被配置为在执行 ale工艺时控制ale刻蚀系统的操作以形成图1-6的集成电路103的方面。 在一些实施例中，控制系统700用于控制ale工艺以从电阻器装置104或 晶体管102形成高介电常数介电层140，如关于图2g所述。
109.虽然图7a和7b的描述主要针对高介电常数介电层140的受控的刻蚀， 但受控的刻蚀也可用于图案化其他薄膜。例如，受控的刻蚀可用于图案化 晶体管102的栅极148和电阻器装置104的顶部电极162的不同的金属层。
110.控制系统700利用机器学习来调整ale系统的参数。控制系统700可 以在ale运行之间甚至在ale循环之间调整ale系统的参数，以确保电 阻器装置104的高介电常数介电层140落在选定的规格范围内。
111.在一些实施例中，控制系统700包括分析模型702和训练模块704。训 练模块使用机器学习程序训练分析模型702。机器学习程序训练分析模型 702以为ale工艺选择参数，
其导致电阻器装置104的高介电常数介电层 140具有选定的特性。尽管训练模块704被示为与分析模型702分离，但实 际上，训练模块704可以是分析模型702的一部分。
112.控制系统700包括或存储训练集资料706。训练集资料706包括历史高 介电常数介电资料708和历史工艺条件资料710。历史高介电常数介电资料 708包括与由ale工艺产生的高介电常数介电层相关的资料。历史工艺条 件资料710包括在刻蚀高介电常数介电层的ale工艺期间与工艺条件相关 的资料。如下文将更详细地阐述的，训练模块704利用历史高介电常数介 电资料708和历史工艺条件资料710来通过机器学习程序来训练分析模型 702。
113.在一些实施例中，历史高介电常数介电资料708包括与先前刻蚀的高 介电常数介电层的剩余厚度相关的资料。例如，在半导体制造工厂的操作 期间，可能会在几个月或几个年的时间内处理数千或数百万个半导体晶片。 半导体晶片中的每一个可以包括由ale工艺刻蚀的高介电常数介电层。在 每个ale工艺之后，测量薄膜的厚度将作为质量控制工艺的一部分。历史 高介电常数介电资料708包括每一个由ale工艺刻蚀的高介电常数介电层 的剩余厚度。因此，历史高介电常数介电资料708可以包括大量的由ale 工艺刻蚀的薄膜的厚度资料。
114.在一些实施例中，历史高介电常数介电资料708还可以包括与薄膜刻 蚀工艺中间阶段的高介电常数介电层的厚度相关的资料。例如，ale工艺 可包括大量刻蚀循环，在循环期间高介电常数介电层的个别层被刻蚀。历 史高介电常数介电资料708可以包括在单个刻蚀循环或多组刻蚀循环之后 的高介电常数介电层的厚度资料。因此，历史高介电常数介电资料708不 仅包括在ale工艺完成之后与高介电常数介电层的总厚度相关的资料，而 且还可以包括与在ale工艺的各个阶段的高介电常数介电层的厚度相关的 资料。
115.在一些实施例中，历史高介电常数介电资料708包括与由ale工艺刻 蚀的剩余高介电常数介电层的成分相关的资料。刻蚀高介电常数介电层后， 可以进行测量以确定高介电常数介电层的元素或分子组成。高介电常数介 电层的成功刻蚀产生包括特定的剩余厚度的高介电常数介电层。不成功的 刻蚀工艺可能产生不包括特定比例的元素或化合物的高介电常数介电层。 历史高介电常数介电资料708可以包括由指示构成各种高介电常数介电层 的元素或化合物的测量值的资料。
116.在一些实施例中，历史工艺条件710包括刻蚀与历史高介电常数介电 资料708相关联的高介电常数介电层的ale工艺期间的各种工艺条件或参 数。因此，对于历史高介电常数介电资料708中具有资料的每个高介电常 数介电层，历史工艺条件资料710可以包括存在于高介电常数介电层的刻 蚀期间的工艺条件或参数。例如，历史工艺条件资料710可以包括与ale 工艺期间处理腔室内的压力、温度和流体流速相关的资料。
117.历史工艺条件资料710可以包括与ale工艺期间流体源中的前驱物材 料的剩余量相关的资料。历史工艺条件资料710可以包括与ale刻蚀腔室 的年份相关的资料、在ale刻蚀腔室中已经执行的刻蚀工艺的次数、自从 最近的ale刻蚀腔室的清洁循环以来在ale刻蚀腔室中已经执行的刻蚀工 艺的次数或其他与ale刻蚀腔室相关的资料。历史工艺条件资料710可以 包括与在刻蚀工艺期间引入ale刻蚀腔室的化合物或流体相关的资料。与 化合物相关的资料可以包括化合物的类型、化合物的相(固体、气体或液 体)、化合物的混合物或与引入ale刻蚀腔室的化合物或流体相关的其他 方面。历史工艺条件资料710可以包括
与ale工艺期间ale刻蚀腔室内的 湿度相关的资料。历史工艺条件资料710可以包括与与ale刻蚀腔室有关 的光吸收、光吸附(light adsorption)和光反射有关的资料。历史工艺条件资 料710可以包括与在ale工艺期间携带化合物或流体进入ale刻蚀腔室的 管道、管子或导管的长度相关的资料。历史工艺条件资料710可以包括与 在ale工艺期间携带化合物或流体进入ale刻蚀腔室的载流气体的条件相 关的资料。
118.在一些实施例中，历史工艺条件资料710可以包括单一ale工艺的多 个个别循环中的每一个的工艺条件。因此，历史工艺条件资料710可以包 括非常大量的用于ale循环的工艺条件资料。
119.在一些实施例中，训练集资料706将历史高介电常数介电资料708与 历史工艺条件资料710联系起来。换句话说，与历史高介电常数介电资料 708中的高介电常数介电层相关联的薄膜厚度、材料成分或晶体结构与与该 刻蚀工艺相关联的工艺条件资料相关联。如下文将更详细地阐述，标记的 训练集资料可用于机器学习程序以训练分析模型702以预测将产生正确地 形成的高介电常数介电层的半导体工艺条件。
120.在一些实施例中，控制系统700包括处理资源712、存储器资源714和 通讯资源716。处理资源712可以包括一个或多个控制器或处理器。处理资 源712被配置为执行软件指令、工艺资料、做出薄膜刻蚀控制决策、执行 讯号处理、从存储器读取资料、将资料写入存储器以及执行其他处理操作。 处理资源712可以包括位于ale系统的站点或工厂处的物理处理资源712。 处理资源可以包括远离站点ale系统或ale系统所在的工厂的虚拟处理资 源712。处理资源712可以包括包括经由一个或多个云计算平台存取的处理 器和服务器的云端处理资源。
121.在一些实施例中，存储器资源714可以包括一个或多个计算机可读存 储器。存储器资源714配置为存储与控制系统及其构件的功能相关的软件 指令，包括但不限于分析模型702。存储器资源714可以存储与控制系统 700及其构件的功能相关联的资料。资料可以包括训练集资料706、当前工 艺条件资料以及与控制系统700或其任何一个构件的操作相关联的任何其 他资料。存储器资源714可以包括位于ale系统的站点或工厂的物理存储 器资源。存储器资源可以包括远离ale系统的站点或工厂的虚拟存储器资 源。存储器资源714可以包括通过一个或多个云计算平台存取的云端存储 器资源。
122.在一些实施例中，通讯资源可以包含使控制系统700能够与与ale系 统关联的设备进行通信的资源。例如，通讯资源716可以包括有线和无线 通讯资源，使控制系统700能够接收与ale系统关联的传感器资料并控制 ale系统的设备。通讯资源716可以使控制系统700能够控制来自流体源 以及来自清洗源的流体或其他材料的流动。通讯资源716可以使控制系统 700控制加热器、电压源、阀门、排气通道、晶片传输设备以及与ale系 统相关的任何其他设备。通讯资源716可以使控制系统700与远程系统通 信。通讯资源716可以包括或可以促进经由一个或多个网络的通信，例如 有线网络、无线网络、互联网或内联网。通讯资源716可以使控制系统700 中的构件相互通信。
123.在一些实施例中，分析模型702是通过处理资源712、存储器资源714 和通讯资源716来实现的。控制系统700可以是具有彼此远离并且远离ale 系统的构件和资源以及位置的分散控制系统。
124.图7b是根据一些实施例的图7a的分析模型702的操作方面和训练方 面绘示的方
块图。分析模型702可用于以ale系统执行的ale工艺选择参 数，以形成图1-6的集成电路100的方面。在一些实施例中，图7b的分析 模型702用于控制ale工艺以形成与图2g相关的高介电常数介电层140。
125.虽然分析模型702的描述主要针对高介电常数介电层140的形成或图 案化，但分析模型702可用于图案化晶体管102或电阻器装置104的其他 材料。例如，分析模型702可以控制ale工艺以形成或图案化与栅极148 和顶部电极162相关联的金属层。
126.如前所述，训练集资料706包括与先前执行的多个高介电常数介电层 刻蚀工艺相关的资料。每个先前执行的高介电常数介电层刻蚀工艺都发生 在特定的工艺条件中，并导致高介电常数介电层具有特定的特性。每个先 前执行的高介电常数介电层刻蚀工艺的工艺条件被格式化为相应的工艺条 件向量752。工艺条件向量包括多个资料栏位754。每个资料栏位754对应 一个特定的工艺条件。
127.图7b的示例绘示了在训练程序期间将传递给分析模型702的单一工艺 条件向量752。在图7b的示例中，工艺条件向量752包括9个资料栏位754。 第一资料栏位754对应于先前执行的高介电常数介电层刻蚀工艺期间的温 度。第二资料栏位754对应于先前执行的高介电常数介电层刻蚀工艺期间 的压力。第三资料栏位754对应于先前执行的高介电常数介电层刻蚀工艺 期间的湿度。第四资料栏位754对应于之前执行的高介电常数介电层刻蚀 工艺期间的刻蚀材料的流量。第五资料栏位754对应于先前执行的高介电 常数介电层刻蚀工艺期间的刻蚀材料的相(液体、固体或气体)。第六资料 栏位754对应于先前执行的高介电常数介电层刻蚀工艺中使用的安瓿的年 份。第七资料栏位754对应于先前执行的高介电常数介电层刻蚀工艺期间 的晶片上的刻蚀面积的大小。第八资料栏位754对应于先前执行的高介电 常数介电层刻蚀工艺期间使用的晶片的表面特征的密度。第九个资料栏位 对应于先前执行的高介电常数介电层刻蚀工艺期间表面特征的侧壁的角 度。在实践中，在不脱离本揭露的范围的情况下，每个工艺条件向量752 可以包括比图7b绘示的更多或更少的资料栏位。在不脱离本揭露的范围的 情况下，每个工艺条件向量752可以包括不同类型的工艺条件。图7b绘示 的特定工艺条件仅作为示例给出。每个工艺条件由相应资料栏位754中的 数字值表示。对于不理所当然用数字表示的条件类型，例如材料相，可以 为每个可能的阶段分配一个数字。
128.分析模型702包括多个神经层756a至756e。每个神经层包括多个节点 758。每个节点758也可以称为一个神经元。第一神经层756a的每个节点 758接收工艺条件向量752的每个资料栏位的资料值。因此，在图7b的示 例中，自第一神经层756a的每个节点758接收九个资料值，因为工艺条件 向量752有九个资料栏位。每个神经元758包括在图7b中标记为f(x)的相 应内部数学函数。通过将内部数学函数f(x)从工艺条件向量752的资料栏 位754应用到资料值，第一神经层756a的每个节点758产生中都是标量值。 下面提供了关于内部数学函数f(x)的更多细节。
129.第二神经层756b的每个节点758接收由第一神经层756a的每个节点 758生成的标量值。因此，在图7b的示例中，第二神经层756b的每个节 点接收四个标量值，因为在第一神经层756a中有四个节点758。通过将相 应的内部数学函数f(x)从第一神经层756a应用到标量值，第二神经层756b 的每个节点758产生标量值。
130.第三神经层756c的每个节点758接收由第二神经层756b的每个节点758生成的标
量值。因此，在图7b的示例中，第三神经层756c的每个节点 接收五个标量值，因为在第二神经层756b中有五个节点758。通过将相应 的内部数学函数f(x)从第二神经层756b的节点758应用到标量值，第三神 经层756c的每个节点758产生标量值。
131.神经层756d的每个节点758接收由前一个神经层(未示出)的每个节 点758生成的标量值。通过将相应的内部数学函数f(x)从前一个神经层的 节点758应用到标量值，神经层756d的每个节点758产生标量值。
132.最后的神经层只包括一个单节点758。最后的神经层接收前一个神经层 756d的每个节点758产生的标量值。通过将数学函数f(x)应用于从神经层 756d的节点758接收到的标量值，最后的神经层756e的节点758产生资料 值768。
133.在图7b的例子中，资料值768对应于高介电常数介电层的预测剩余厚 度，所述高介电常数介电层由对应工艺条件向量752中包含的值的工艺条 件资料生成。在其他实施例中，最后的神经层756e可以产生多个资料值， 每个对应于特定的高介电常数介电层特性，例如高介电常数介电层晶体取 向、高介电常数介电层均匀性或高介电常数介电层的其他特性。最后的神 经层756e将包括要生成的每个输出资料值的相应的节点758。在预测的高 介电常数介电层厚度的情况下，在一个示例中，工程师可以提供约束，指 定预测的高介电常数介电层厚度768必须落在选定范围内，例如介于0nm 和50nm之间。分析模型702将调整内部函数f(x)以确保与预测的高介电 常数介电层厚度对应的资料值768将落在指定范围内。
134.在机器学习程序期间，分析模型将资料值768中高介电常数介电层的 预测的剩余厚度与实际剩余的厚度进行比较，如资料值770所示。如前所 述，对于每组历史工艺条件资料，训练集资料706包括指示由历史高介电 常数介电层刻蚀工艺产生的高介电常数介电层的特性的高介电常数介电层 特性资料。因此，资料值770包括由工艺条件向量752中反映的刻蚀工艺 产生的高介电常数介电层的实际剩余的厚度。分析模型702将来自资料值 768的预测剩余厚度与来自资料值770的实际剩余厚度进行比较。分析模型 702产生错误值772，错误值772表示来自资料值768的预测剩余厚度与来 自资料值770的实际剩余厚度之间的误差或差异。错误值772用于训练分 析模型702。
135.通过讨论内部数学函数f(x)，可以更全面地理解分析模型702的训练。 虽然所有节点758都标有内部数学函数f(x)，但每个节点的数学函数f(x) 都是独特的。在一个示例中，每个内部数学函数具有以下形式：
136.f(x)＝x1*w1+x2*w2…
xn*wn+b。
137.在上面的等式中，每个值x1至xn对应于从前一个神经层中的节点758 接收的资料值，或者，在第一神经层756a的情况下，每个值x1至xn对应 于来自工艺条件向量752的资料栏位754的相应资料值。因此，对于给定 的节点，n等于前一个神经层中节点的数量。值w1至wn是标量权重值，与 之前层中的相应节点相关联。分析模型702选择权重值w1至wn的值。常 数b是一个标量偏置值，也可以乘以一个加权值。节点758产生的值是根 据权重值w1至wn。因此，每个节点758具有n个权重值w1至wn。尽管上 面没有显示，每个函数f(x)也可以包括一个激活函数(activation function)。 上式中的总和乘以激活函数。激活函数的示例可以包括整流线性单元(relu) 函数、乙状(sigmoid)函数、双曲张力(hyperbolic tension)函数或其他类型的 激活函数。
138.在计算出错误值772后，分析模型702会为各种神经层756a至756e 的各种节点758调整权重值w1至wn。在分析模型702调整权重值w1至wn后，分析模型702再提供工艺条件向量752给输入神经层756a。由于分析 模型702的各种节点758的权重值不同，因此预测的剩余厚度768将不同 于前一次的迭代。通过将实际剩余的厚度770与预测的剩余厚度768进行 比较，分析模型702再次产生错误值772。
139.分析模型702再次调整与各种节点758相关的权重值w1至wn。分析模 型702再次处理工艺条件向量752和产生预测剩余的厚度768和相关联的 错误值772。训练程序包括在迭代中调整权重值w1至wn，直到错误值772 最小化。
140.图7b绘示了单一工艺条件向量752被传递到分析模型702。在实践中， 训练程序包括将大量工艺条件向量752传递给分析模型702，为每个工艺条 件向量752产生预测的剩余厚度768，以及为每个预测的剩余厚度产生相关 的错误值772。训练程序还可以包括产生一个聚合的错误值，指示一批工艺 条件向量752的所有预测的剩余厚度的平均误差。分析模型702在处理每 批工艺条件向量752后调整权重值w1至wn。训练程序持续进行，直到所有 工艺条件向量752的平均误差小于选定的阈值容差。当平均误差小于选定 的阈值容差时，完成分析模型702训练，且分析模型被训练为在工艺条件 的基础上准确预测高介电常数介电层的厚度。然后可以使用分析模型702 来预测高介电常数介电层厚度，并选择可以产生所需的高介电常数介电层 厚度的工艺条件。在使用训练模型702的期间，向经训练的分析模型702 提供工艺条件向量，工艺条件向量代表用于当前高介电常数介电层刻蚀工 艺的当前要执行的工艺条件，并且在工艺条件向量752处具有相同格式。 经训练的分析模型702然后可以预测从那些工艺条件将产生的高介电常数 介电层的厚度。
141.已经相对于图7b描述了根据神经网络的分析模型702的特定示例。然 而，在不脱离本揭露的范围的情况下，可以利用其他类型的根据神经网络 的分析模型或不同于神经网络的类型的分析模型。此外，在不脱离本揭露 的范围的情况下，神经网络可以具有不同数量的神经层和不同数量的节点。
142.图8是根据一实施例的用于操作电子装置的方法800的流程图。方法 800可以与与图1至7b相关的装置、系统、构件和工艺结合使用。在802， 方法800包括使用包含集成电路的电子设备接收认证要求。电子装置的一 个示例是图1的电子装置100。集成电路的一个示例是图1的集成电路103。 在804，方法包括响应于认证要求询问集成电路的电阻随机存取存储阵列。 电阻随机存取存储阵列的一个示例是图1的电阻随机存取存储阵列105。在 806，方法800包括从电阻随机存取存储阵列提供响应于询问的多个讯号。 在808，方法800包括根据讯号产生物理不可复制函数资料。在810，方法 800包括响应认证要求而输出物理不可复制函数资料。
143.在一些实施例中，方法包括使用包含集成电路的电子设备接收认证要 求。方法包括响应于认证要求询问集成电路的电阻随机存取存储阵列，并 且响应于询问从电阻随机存取存储阵列提供多个讯号。方法包括根据讯号 产生物理不可复制函数资料，并响应于认证要求输出物理不可复制函数资 料。在一些实施例中，所述物理不可复制函数资料包括所述电阻随机存取 存储阵列的电阻随机存取存储器单元的读取时间。在一些实施例中，所述 物理不可复制函数资料包括在启动所述电阻随机存取存储阵列时存储在所 述电阻随机存取存储阵列的电阻随机存取存储器单元中的资料值。在一些 实施例中，询问所述电阻随机
存取存储阵列包括对所述电阻随机存取存储 阵列的电阻随机存取存储器单元执行部分写入操作。在一些实施例中，所 述电阻随机存取存储阵列包括多个电阻随机存取存储器单元，每个所述电 阻随机存取存储器单元包括：环绕式栅极晶体管；以及耦合到所述环绕式 栅极晶体管的电阻器装置，所述电阻器装置包括：第一电极，包括多个导 电奈米片；电阻元件，至少部分围绕所述导电奈米片；以及第二电极，通 过所述电阻元件与所述导电奈米片分离。在一些实施例中，所述第二电极 包括孔隙。在一些实施例中，询问所述电阻随机存取存储阵列包括用所述 集成电路的存储器控制器询问所述电阻随机存取存储阵列。在一些实施例 中，方法更包括在接收所述认证要求之前，从所述电阻随机存取存储阵列 产生初始物理不可复制函数资料。在一些实施例中，方法更包括通过将所 述物理不可复制函数资料与所述初始物理不可复制函数资料进行比较来认 证所述电子装置。
144.在一些实施例中，电子装置包括电阻随机存取存储阵列，包括多个电 阻随机存取存储器单元。每个存储器单元包括环绕式栅极晶体管和耦合到 环绕式栅极晶体管的电阻器装置。电阻器装置包括包括多个导电奈米片的 第一电极、至少部分围绕导电奈米片的电阻元件以及通过电阻元件与导电 奈米片隔开的第二电极。电子装置包括被配置为响应于认证要求询问电阻 随机存取存储阵列的存储器控制器，响应于询问从电阻随机存取存储阵列 接收讯号，以及自讯号产生物理不可复制函数资料。在一些实施例中，所 述存储器控制器被配置为响应于接收到所述认证要求而输出所述物理不可 复制函数资料。在一些实施例中，一个或多个所述电阻随机存取存储器单 元在所述第二电极中包括孔隙。在一些实施例中，所述物理不可复制函数 资料部分地根据由所述孔隙产生的所述电阻随机存取存储器单元的电气特 性。在一些实施例中，所述电阻元件是高介电常数介电材料。在一些实施 例中，所述高介电常数介电材料包括氧化铪。
145.在一些实施例中，方法包括形成集成电路的电阻随机存取存储器单元 的环绕式栅极晶体管和形成电阻随机存取存储器单元的电阻器装置。形成 电阻器装置包括形成包括多个导电奈米片的电阻器装置的底部电极，形成 至少部分围绕导电奈米片的电阻随机存取存储器单元的电阻元件，以及形 成通过电阻元件与导电奈米片分离并包括孔隙的电阻器装置的顶部电极。 在一些实施例中，方法更包括部分地根据所述电阻器装置的电气特性产生 代表所述集成电路的物理不可复制函数资料。在一些实施例中，所述顶部 电极包括钨，其中所述孔隙在所述钨中。在一些实施例中，所述环绕式栅 极晶体管包括：沟道区，包括多个半导体奈米片；高介电常数栅极电介质， 围绕所述半导体奈米片；以及栅极金属，通过所述高介电常数栅极电介质 与所述半导体奈米片分离；以及第二孔隙，在所述半导体奈米片上方的所 述栅极金属中。在一些实施例中，其中物理不可复制函数资料部分地根据 所述环绕式栅极晶体管的电气特性。
146.上述各种实施例可以组合成以提供进一步的实施例。如有必要，可以 修改实施例的方面，以应用各种专利、申请和出版物的概念以提供更进一 步的实施例。
147.根据以上详细描述，可以对实施例进行这些和其他改变。一般而言， 在以下权利要求中，所使用的术语不应被解释为将权利要求限于说明书和 权利要求中公开的特定实施例，而应被解释为包括所有可能的实施例以及 此类权利要求所享有的等效项的完整范围。因此，权利要求不受本公开的 限制。
技术特征：
1.一种电子装置的认证方法，包括：以包括集成电路的电子装置接收认证要求；响应所述认证要求询问所述集成电路的电阻随机存取存储阵列(105)；从所述电阻随机存取存储阵列提供响应所述询问的多个讯号；根据所述讯号产生物理不可复制函数资料；以及响应所述认证要求输出所述物理不可复制函数资料。2.根据权利要求1所述的电子装置的认证方法，其中所述物理不可复制函数资料包括所述电阻随机存取存储阵列的电阻随机存取存储器单元的读取时间。3.根据权利要求1所述的电子装置的认证方法，其中所述物理不可复制函数资料包括在启动所述电阻随机存取存储阵列时存储在所述电阻随机存取存储阵列的电阻随机存取存储器单元中的资料值。4.根据权利要求1所述的电子装置的认证方法，其中询问所述电阻随机存取存储阵列包括对所述电阻随机存取存储阵列的电阻随机存取存储器单元执行部分写入操作。5.根据权利要求1所述的电子装置的认证方法，更包括在接收所述认证要求之前，从所述电阻随机存取存储阵列产生初始物理不可复制函数资料。6.一种电子装置，包括：电阻随机存取存储阵列，包括多个电阻随机存取存储器单元，每个所述电阻随机存取存储器单元具有：环绕式栅极晶体管；以及电阻器装置，耦合到所述环绕式栅极晶体管，且包括：第一电极，包括多个导电奈米片；电阻元件，至少部分围绕所述导电奈米片的；以及第二电极，通过所述电阻元件与所述导电奈米片分离；以及存储器控制器，被配置为响应于认证要求询问所述电阻随机存取存储阵列，响应于所述询问从所述电阻随机存取存储阵列接收讯号，以及自所述讯号产生物理不可复制函数资料。7.一种电子装置的形成方法，包括：形成集成电路的电阻随机存取存储器单元的环绕式栅极晶体管；以及形成所述电阻随机存取存储器单元的电阻器装置，包括：形成所述电阻器装置的底部电极，所述底部电极包括多个导电奈米片；形成所述电阻随机存取存储器单元的电阻元件，所述电阻元件至少部分围绕所述导电奈米片的；以及形成所述电阻器装置的顶部电极，所述顶部电极通过所述电阻元件与所述导电奈米片分离，且包括第一孔隙。8.根据权利要求7所述的电子装置的形成方法，更包括部分地根据所述电阻器装置的电气特性产生代表所述集成电路的物理不可复制函数资料。9.根据权利要求7所述的电子装置的形成方法，其中所述顶部电极包括钨，其中所述孔隙在所述钨中。10.根据权利要求7所述的电子装置的形成方法，其中所述环绕式栅极晶体管包括：
沟道区，包括多个半导体奈米片；高介电常数栅极电介质，围绕所述半导体奈米片；以及栅极金属，通过所述高介电常数栅极电介质与所述半导体奈米片分离；以及第二孔隙，在所述半导体奈米片上方的所述栅极金属中。
技术总结
电阻随机存取存储阵列包括多个存储器单元。每个存储器单元包括环绕式栅极晶体管和电阻器装置。电阻器装置包括第一电极，第一电极包括多个导电奈米片。电阻器装置包括围绕导电奈米片的高介电常数电阻元件。电阻器装置包括通过电阻元件与导电奈米片分离的第二电极。电阻随机存取存储阵列用于产生物理不可复制函数资料。数资料。数资料。
