感测装置及制造感测放大器的方法与流程
1.本揭示内容是关于一种感测装置及制造感测放大器的方法。
背景技术:
2.记忆体电路,诸如磁阻随机存取记忆体(magneto-resistive random-access memory,mram)电路,包括感测放大器,用于读取储存在记忆体电路中的数据。通常,感测放大器包括两个对称输入用于读取记忆体单元的状态。一个输入为从记忆体单元接收数据的数据输入q,以及另一输入为基准输入qb。将数据输入q上的电压位准与基准输入qb上的电压位准进行比较以决定记忆体单元及数据输出的状态。数据输入q与基准输入qb上的多个电压位准的差异被称为读取裕度(read margin)。理想情况下,基准输入qb上的电压位准处于中间,在数据输入q上的对于0及1的多个电压位准之间。然而,在一些感测放大器电路中,将基准输入qb直接耦合至数据输入q,使得基准输入qb上的电压位准由多个数据输入q中的一或多个上的多个电压位准改变。此举改变了读取裕度,并在一些情况中减少读取裕度。并且,在一些感测放大器中,将数据输入q及/或基准输入qb间接耦合至感测放大器的内部节点,使得数据输入q及/或基准输入qb上的电压位准在感测放大器的作业期间被改变,从而减少读取裕度。读取裕度中的这些减少可能导致不正确地从记忆体读取数据并降低此记忆体的可靠性。
技术实现要素:
3.本揭示内容包含一种感测装置包括:第一输入晶体管,具有第一输入栅极及第一漏极/源极端子;第二输入晶体管,具有第二输入栅极及第二漏极/源极端子;闩锁电路,及第一电容器。闩锁电路包括第一闩锁晶体管及第二闩锁晶体管,第一闩锁晶体管具有连接至第一漏极/源极端子的第三漏极/源极端子,第二闩锁晶体管具有连接至第二漏极/源极端子的第四漏极/源极端子。第一电容器在一侧连接至第一输入栅极并在另一侧连接至第四漏极/源极端子。
4.本揭示内容包含一种感测装置包括:第一输入晶体管,具有第一输入及第一漏极/源极路径;第二输入晶体管,具有第二输入及第二漏极/源极路径;闩锁电路,第一电容器及第二电容器。闩锁电路包括第一闩锁晶体管,具有连接至第一漏极/源极路径的第三漏极/源极路径;第二闩锁晶体管,具有连接至第二漏极/源极路径的第四漏极/源极路径;第三闩锁晶体管,具有连接至第三漏极/源极路径并连接至电源及基准中的一个的第五漏极/源极路径;以及第四闩锁晶体管,具有连接至第四漏极/源极路径并连接至电源及基准中的一个的第六漏极/源极路径。第一电容器在一侧连接至第一输入及另一侧连接至第四漏极/源极路径,以及第二电容器在一侧连接至第二输入及另一侧连接至第三漏极/源极路径,其中第一电容器及第二电容器中的至少一个包括晶体管电容器与中段制程电容器中的至少一个,此晶体管电容器具有连接在第一端子处的漏极及源极及在第二端子处的栅极。
5.本揭示内容包含一种制造感测放大器的方法包括以下步骤:提供具有第一输入及
第一漏极/源极路径的第一输入晶体管,具有第二输入及第二漏极/源极路径的第二输入晶体管,具有连接至第一漏极/源极路径的第三漏极/源极路径的第一闩锁晶体管,以及具有连接至第二漏极/源极路径的第四漏极/源极路径的第二闩锁晶体管;以及将第一电容器的一侧连接至第一输入并将第一电容器的另一侧连接至第四漏极/源极路径。
附图说明
6.当结合附图阅读时,根据以下详细描述可更好地理解本揭示案的态样。应注意,根据工业标准实践,各种特征未按比例绘制。事实上,为论述清楚,各特征的尺寸可任意地增加或缩小。另外,这些附图作为本揭示内容的实施例的实例为说明性的,而不意欲限制。
7.图1根据一些实施例为示意性图示记忆体电路中包括n+1个输入/输出(input/output,io)单元的部分的图;
8.图2根据一些实施例为图示由于记忆体电路中的多个数据输入q0~qn与合并基准输入qb之间的直接耦合导致的读取裕度下降的图表;
9.图3根据一些实施例为示意图示感测放大器的图;
10.图4根据一些实施例为图示图3的感测放大器的耦合效应结果的图表;
11.图5根据一些实施例为示意图示另一感测放大器的图,此另一感测放大器为nmos输入晶体管感测放大器;
12.图6根据一些实施例为示意图示可用于在多个感测放大器中提供交叉耦合电容器的不同电容器的图;
13.图7根据一些实施例为示意图示集成电路中包括md至md电容器及多晶硅栅极至多晶硅栅极电容器的部分的图;
14.图8根据一些实施例为示意图示图7的集成电路中进一步包括pode至md电容器、iso栅极至md电容器及pode至多晶硅栅极电容器的部分的图;
15.图9根据一些实施例为示意图示鳍式场效晶体管(fin field-effect-transistor,finfet)结构的图;
16.图10根据一些实施例为示意图示finfet结构的透视图的图;
17.图11根据一些实施例为示意图示finfet结构的部分截面的图;
18.图12根据一些实施例为示意图示集成电路中包括多个虚设多晶硅结构的部分的图;
19.图13根据一些实施例为示意图示一种方法的流程图。
20.【符号说明】
21.20:记忆体电路
22.22a:输入/输出(input/output,io)单元
23.22b:输入/输出(input/output,io)单元
24.22c:输入/输出(input/output,io)单元
25.24a:感测放大器
26.24b:感测放大器
27.24c:感测放大器
28.26a:数据单元
29.26b:数据单元
30.26c:数据单元
31.28a:基准单元
32.28b:基准单元
33.28c:基准单元
34.30:导电路径
35.32:导电路径
36.34:导电路径
37.36:导电路径
38.38a:位置
39.38b:位置
40.38c:位置
41.50:预充电阶段
42.52:评估阶段
43.54:闩锁阶段
44.56:高电压位准
45.58:低电压位准
46.60:中间
47.62:读取裕度
48.64:读取裕度
49.66:电压位准
50.68:读取裕度
51.70:电压位准
52.100:感测放大器
53.102:电容器
54.104:电容器
55.106:电容器
56.108:电容器
57.110:输入晶体管
58.112:输入晶体管
59.114:闩锁晶体管
60.116:闩锁晶体管
61.118:闩锁晶体管
62.120:闩锁晶体管
63.122:赋能晶体管
64.124:赋能晶体管
65.126:栅极
66.128:栅极
67.130:漏极/源极端子
68.132:漏极/源极端子
69.134:栅极
70.136:栅极
71.138:漏极/源极端子
72.140:漏极/源极端子
73.142:漏极/源极端子
74.144:漏极/源极端子
75.146:交叉耦合闩锁电路
76.148:漏极/源极端子
77.150:漏极/源极端子
78.152:栅极
79.154:栅极
80.156:漏极/源极端子
81.158:漏极/源极端子
82.160:栅极
83.162:栅极
84.164:漏极/源极端子
85.166:漏极/源极端子
86.168:漏极/源极端子
87.170:漏极/源极端子
88.172:漏极/源极端子
89.174:漏极/源极端子
90.180:图示
91.182:图示
92.184:图示
93.186:图示
94.188:图示
95.200:感测放大器
96.202:交叉耦合电容器
97.204:交叉耦合电容器
98.206:电容器
99.208:电容器
100.210:输入晶体管
101.212:输入晶体管
102.214:闩锁晶体管
103.216:闩锁晶体管
104.218:闩锁晶体管
105.220:闩锁晶体管
106.222:赋能晶体管
107.224:赋能晶体管
108.226:栅极
109.228:栅极
110.230:漏极/源极端子
111.232:漏极/源极端子
112.234:栅极
113.236:栅极
114.238:漏极/源极端子
115.240:漏极/源极端子
116.242:漏极/源极端子
117.244:漏极/源极端子
118.246:交叉耦合闩锁电路
119.248:漏极/源极端子
120.250:漏极/源极端子
121.252:栅极
122.254:栅极
123.256:漏极/源极端子
124.258:漏极/源极端子
125.260:栅极
126.262:栅极
127.264:漏极/源极端子
128.266:漏极/源极端子
129.268:漏极/源极端子
130.270:漏极/源极端子
131.272:漏极/源极端子
132.274:漏极/源极端子
133.300:电容器
134.302:电容器
135.304:电容器
136.306:电容器
137.308:电容器
138.310:晶体管
139.312:端子
140.314:端子
141.316:晶体管
142.318:端子
143.320:端子
144.322:pmos晶体管
145.324:端子
146.326:端子
147.328:电容器
148.330:nmos晶体管
149.332:端子
150.334:端子
151.336:电容器
152.400:集成电路
153.402:md至md电容器
154.404:多晶硅栅极至多晶硅栅极电容器
155.406:第一主动区
156.408:第二主动区
157.410:第一pode
158.412:iso栅极
159.414:第二pode
160.416:第一多晶硅栅极
161.418:第二多晶硅栅极
162.420:第一md区域
163.422:第二md区域
164.424:第三md区域
165.426:第三多晶硅栅极
166.428:第四多晶硅栅极
167.430:第四md区域
168.432:第五md区域
169.434:第六md区域
170.436:第一金属轨迹
171.438:第二金属轨迹
172.440:第一端子
173.442:第二端子
174.442a:通孔
175.444:通孔
176.446:通孔
177.448:第一多晶硅栅极端子
178.450:第二多晶硅栅极端子
179.452:通孔
180.454:通孔
181.460:pode至md电容器
182.462:iso栅极至md电容器
183.464:pode至多晶硅栅极电容器
184.466:第一端子
185.468:第二端子
186.470:通孔
187.472:第一端子
188.474:第二端子
189.476:通孔
190.478:端子
191.480:端子
192.482:通孔
193.500:finfet结构
194.502:鳍状物
195.504:多晶硅栅极
196.506:硅化物
197.508:md
198.510:基板
199.512:栅极至源极电容器
200.514:栅极至源极电容器
201.516:多晶硅栅极至md电容器
202.520:finfet结构
203.522:多晶硅栅极至md电容器
204.524:鳍状物
205.526:鳍状物
206.528:md
207.530:md
208.532:多晶硅栅极
209.534:鳍状物触点
210.536:鳍状物触点
211.538:鳍状物触点
212.540:基板
213.550:集成电路
214.552a:虚设多晶硅结构
215.552b:虚设多晶硅结构
216.552c:虚设多晶硅结构
217.552d:虚设多晶硅结构
218.552e:虚设多晶硅结构
219.552f:虚设多晶硅结构
220.552g:虚设多晶硅结构
221.600:操作
222.602:操作
223.604:操作
具体实施方式
224.以下揭示内容提供许多不同实施例或实例,以便实现所提供标的的不同特征。下文描述部件及排列的特定例子以简化本揭示。当然,这些仅为例子且不意欲为限制性。举例而言,在随后描述中第一特征在第二特征上方或在第二特征上的形成可包括第一及第二特征形成为直接接触的实施例,以及亦可包括额外特征可形成在第一及第二特征之间,使得第一及第二特征可不直接接触的实施例。另外,本揭示案在各实例中可重复元件符号及/或字母。此重复为出于简单清楚的目的,且本身不指示所论述各实施例及/或配置之间的关系。
225.另外,空间相对术语,诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者,在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的取向外,空间相对术语意欲包含元件在使用或操作中的不同取向。设备可为不同取向(旋转90度或在其他的取向)及可因此同样地解释在此使用的空间相对描述词。
226.记忆体电路,诸如mram电路,包括感测放大器,用于读取储存在记忆体电路中的数据。在一些感测放大器电路中,将基准输入qb直接耦合至数据输入q,使得基准输入qb上的电压位准由多个数据输入q中的一或多个上的多个电压位准改变。在一些感测放大器电路中,将数据输入q及/或基准输入qb间接耦合至感测放大器的内部节点,使得数据输入q及/或基准输入qb上的多个电压位准在感测放大器的作业期间被改变。此直接耦合及间接耦合可减少读取裕度,其导致不正确地从记忆体读取数据及降低记忆体的可靠性。
227.所揭示的实施例是关于一种感测放大器,其在数据输入q与基准输入qb之间几乎没有提供直接耦合,并且减少对来自感测放大器的多个内部节点的数据输入q及基准输入qb的间接耦合效应。直接耦合的缺乏及间接耦合的减少提高了记忆体的读取裕度及可靠性。在一些实施例中,间接耦合效应中的改进对电路的布局面积几乎没有影响,并且在一些实施例中,间接耦合效应的改进大于百分之八十。
228.在一些实施例中,感测放大器包括第一输入晶体管及第二输入晶体管,此第一输入晶体管在其栅极处具有数据输入qb,第二输入晶体管在其栅极处具有基准输入qb。第一及第二输入晶体管连接至闩锁电路,其中第一输入晶体管的漏极/源极路径连接至第一闩锁晶体管的漏极/源极路径,以及第二输入晶体管的漏极/源极路径连接至第二闩锁晶体管的漏极/源极路径。第一输入晶体管包括从其栅极至与第一闩锁晶体管的漏极/源极连接的内部耦合电容器,其对数据输入q提供负间接耦合效应。第二输入晶体管包括从其栅极至与第二闩锁晶体管的漏极/源极连接的内部耦合电容器,其对基准输入qb提供负间接耦合效应。为了补偿或减少来自这些内部耦合电容器的负间接耦合效应,感测放大器包括多个交叉耦合电容器,其对数据输入q及基准输入qb提供正耦合效应。
229.在多个交叉耦合电容器的一些实施例中,第一电容器在一侧连接至数据输入q并在另一侧连接至第二输入晶体管与第二闩锁晶体管之间的漏极/源极连接,以及第二电容器在一侧连接至基准输入qb并在另一侧连接至在第一输入晶体管与第一闩锁晶体管之间的漏极/源极连接。交叉耦合电容器对数据输入q及基准输入qb提供正耦合效应,从而减少负间接耦合效应。
230.在一些实施例中,交叉耦合电容器包括前段制程(front-end-of-line,feol)电容
器、中段制程(middle-end-of-line,meol)电容器及后段制程(back-end-of-line,beol)电容器中的至少一者。在一些实施例中,feol电容器包括一种金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor,mosfet),其漏极及源极连接在一个端子处及其栅极在另一端子处。在一些实施例中,meol电容器包括扩散区上金属(metal over diffusion,md)至md电容器、多晶硅栅极(polycrystalline silicon gate,poly-gate)至多晶硅栅极电容器、在氧化物扩散边缘(oxide diffusion edge,pode)至多晶硅栅极电容器上的多晶硅、pode至md电容器及隔离多晶硅栅极(isolation polycrystalline silicon gate,iso-gate)至md电容器中的至少一者。在一些实施例中,beol电容器包括耦合至多个meol结构中的一或多个的金属至金属电容器与金属(诸如第二层金属m1及/或第三层金属m2)中的至少一者。使用feol、meol及beol电容器,包括已经在集成电路中的pode及iso栅极结构,几乎不会造成感测放大器的布局面积的增大。
231.图1根据一些实施例为示意性图示记忆体电路20中包括n+1个输入/输出(input/output,io)单元(io-0至io-n)的部分的图。记忆体电路20包括io-0单元22a、io-1单元22b及其他io单元至io-n单元22c。io单元22a~22c中的每一者分别包括感测放大器24a~24c,其用以在数据输入qx(q0~qn中的)与基准输入qb之间提供几乎没有的直接耦合,并减少来自感测放大器的多个内部节点的数据输入qx与基准输入qb的间接耦合。在一些实施例中,记忆体电路20为mram电路的部分。
232.数据io单元22a、22b及22c包括分别电耦合至记忆体数据单元26a、26b及26c并分别电耦合至记忆体基准单元28a、28b及28c的感测放大器24a、24b及24c。感测放大器24a包括通过导电路径30电耦合至数据单元26a的数据输入q0,及通过导电路径32电耦合至基准单元28a的基准输入qb。感测放大器24b包括通过导电路径34电耦合至数据单元26b的数据输入q1,及通过导电路径32电耦合至基准单元28b的基准输入qb。以此类推,感测放大器24c包括通过导电路径36电耦合至数据单元26c的数据输入qn,及通过导电路径32电耦合至基准单元28c的基准输入qb。
233.基准输入qb为合并的基准输入qb,使得n+1个数据io单元22a~22c中的基准输入qb通过导电路径32电连接以提供合并的基准输入qb。在一些实施例中,基准单元28a~28c提供交替的高低基准单元电压至合并的基准输入qb。例如,基准单元28a提供高基准单元电压至合并的基准输入qb,以及基准单元28b提供低基准单元电压至合并的基准输入qb。交替的高低基准单元电压继续穿过基准单元28c,以提供合并的基准输入qb。理想情况下,为了提供最高读取裕度,合并的基准输入qb具有一电压位准,此电压位准处于高记忆体数据单元电压位准与低记忆体数据单元电压位准之间的中间值。
234.在操作中,感测放大器24a~24c中的每一者比较数据输入qx与合并的基准输入qb并提供数据输出dout。例如,感测放大器24a比较来自数据单元26a的数据输入q0与合并的基准输入qb并在位置38a处提供感测的输出值dout 0,感测放大器24b比较来自数据单元26b的数据输入q1与合并的基准输入qb并在位置38b处提供感测的输出值dout 1,
…
,感测放大器24c比较来自数据单元26c的数据输入qn与合并的基准输入qb并在位置38c处提供感测的输出值dout n。
235.记忆体电路20的感测放大器24a~24c在数据输入q0~qn与合并的基准输入qb之间几乎没有提供直接耦合。然而,若记忆体电路20在数据输入q0~qn与合并的基准输入qb
之间以其他方式具有直接耦合,则读取裕度将下降或减少,尤其对于合并的基准输入qb。
236.图2根据一些实施例为图示由于记忆体电路20中的多个数据输入q0~qn与合并基准输入qb之间的直接耦合导致的读取裕度下降的图表。在此实例中,参考了感测放大器24a及所连接的部件,然而,这些想法适用于所有的感测放大器24a~24c及所连接的部件。
237.在操作中,感测放大器24a具有预充电阶段50、评估阶段52及闩锁阶段54。在预充电阶段50,感测放大器24a中的节点经充电以校正电压用于从数据单元26a读取数据。接下来,在评估阶段52,将来自数据单元26a的数据的电压位准连接至预充电的数据输入q0,并且将来自基准单元28a~28c的电压位准连接至合并的基准输入qb。若储存在数据单元26中的数据为高电压,则数据输入q0将被驱动至高电压位准56用于读取1,以及若储存在数据单元26a中的数据为低电压,则数据输入q0将被驱动至低电压位准58用于读取0。在闩锁阶段54,启动感测放大器24a并且将数据输入q0上的电压与合并的基准输入qb上的电压进行比较,以决定位置38a处的数据输出dout 0。
238.在理想情况下,在数据输入q0~qn与合并的基准输入qb之间不存在直接耦合的情况下,合并的基准输入qb上的电压处于数据输入q0的高电压位准56与低电压位准58之间的中间60。在这种情况下,在读取裕度62处读取1的无直接耦合情况下的读取裕度等于在读取裕度64处读取0的无直接耦合情况下的读取裕度。
239.然而,在数据输入q0~qn与合并的基准输入qb之间至少有一些直接耦合的情况下,合并的基准输入qb上的电压可从中间60中的电压变化至减少读取裕度62及64中的一或多个的另一电压。例如,若数据输入q0直接耦合至合并的基准输入qb,并且数据输入q1直接耦合至合并的基准输入qb,
…
,数据输入qn直接耦合至合并的基准输入qb,则所有数据输入q0~qn上的电压会影响合并的基准输入qb上的电压。在一种最坏情况下,若所有数据输入q0~qn为高电压位准,则最小化读取1的读取裕度,这将合并的基准输入qb上的电压拉至较高电压位准66,并相比于在读取裕度62处读取1的无直接耦合情况下的读取裕度,将读取1的读取裕度减小至读取裕度68。同时,在另一种最坏情况下,若所有数据输入q0~qn为所有低电压位准,则最小化读取裕度,这将合并的基准输入qb上的电压拉至较低电压位准70,并相比于在读取裕度64处读取0的无耦合情况下的读取裕度,将读取0的读取裕度减小至读取裕度72。
240.因此,具有在数据输入q0~qn与合并的基准输入qb之间贡献很少或没有直接耦合的感测放大器24a~24c是重要的。并且,重要的是减少读取裕度的间接耦合,例如从感测放大器24a~24c的内部节点到数据输入q0~qn及合并的基准输入qb的负间接耦合。
241.图3根据一些实施例为示意图示感测放大器100的图。感测放大器100在数据输入q与合并的基准输入qb之间贡献很少或没有直接耦合。此外,感测放大器100包括正交叉耦合电容器102及104,其补偿或减少由内部栅极至漏极电容器cgd(gate to drain capacitor)106及108引起的负间接耦合,其中负间接耦合从感测放大器100的内部节点到数据输入q及基准输入qb。在一些实施例中,感测放大器100类似于图1中示出的感测放大器24a~24c中的一或多个。在一些实施例中,内部电容器106及108中的至少一者为栅极至源极电容器。
242.感测放大器100包括第一输入晶体管110、第二输入晶体管112、第一闩锁晶体管114、第二闩锁晶体管116、第三闩锁晶体管118及第四闩锁晶体管120。第一输入晶体管110、第二输入晶体管112、第一闩锁晶体管114及第二闩锁晶体管116中的每一个为p型通道金属
氧化物半导体(p-channel metal-oxide semiconductor,pmos)晶体管,以及第三闩锁晶体管118及第四闩锁晶体管120中的每一个为n型通道金属氧化物半导体(n-channel metal-oxide semiconductor,nmos)晶体管。感测放大器100进一步包括第一pmos赋能晶体管122及第二nmos赋能晶体管124。
243.第一输入晶体管110具有从记忆体数据单元接收数据输入q的栅极126,以及第二输入晶体管112具有接收基准输入qb(诸如合并的基准输入qb)的栅极128。第一输入晶体管的漏极/源极路径的一侧在漏极/源极端子130处连接至第二输入晶体管的漏极/源极路径在漏极/源极端子132处的一侧。并且,第一赋能晶体管122具有接收赋能信号的栅极134,以及第二赋能晶体管124具有接收赋能信号的栅极136。另外,第一赋能晶体管的漏极/源极路径的一侧在漏极/源极端子138处连接至电源,并且第一赋能晶体管的漏极/源极路径的另一侧在漏极/源极端子140处连接至漏极/源极端子130及132。此外,第二赋能晶体管的漏极/源极路径的一侧在漏极/源极端子142处连接至漏极/源极端子130、132及140,并且第二赋能晶体管的漏极/源极路径的另一侧在漏极/源极端子144处连接至基准,诸如接地。
244.感测放大器100包括交叉耦合闩锁电路146,交叉耦合闩锁电路146包括第一闩锁晶体管114、第二闩锁晶体管116、第三闩锁晶体管118及第四闩锁晶体管120。第一闩锁晶体管的漏极/源极路径的一侧在漏极/源极端子148处连接至第三闩锁晶体管的漏极/源极路径在漏极/源极端子150的一侧,并连接至第二闩锁晶体管116的栅极152及第四闩锁晶体管120的栅极154。第二闩锁晶体管的漏极/源极路径的一侧在漏极/源极端子156处连接至第四闩锁晶体管的漏极/源极路径在漏极/源极端子158的一侧,并连接至第一闩锁晶体管114的栅极160及第三闩锁晶体管118的栅极162。第三闩锁晶体管的漏极/源极路径的另一侧在漏极/源极端子164连接至基准,诸如接地,以及第四闩锁晶体管的漏极/源极路径的另一侧在漏极/源极端子166处连接至基准,诸如接地。
245.第一输入晶体管的漏极/源极路径的另一侧在漏极/源极端子168处连接至第一闩锁晶体管的漏极/源极路径在漏极/源极端子170处的另一侧。并且,第二输入晶体管的漏极/源极路径的另一侧在漏极/源极端子172处连接至第二闩锁晶体管的漏极/源极路径在漏极/源极端子174处的另一侧。
246.感测放大器100进一步包括一侧连接至第一输入晶体管110的栅极126及另一侧分别连接至第二输入晶体管112及第二闩锁晶体管116的漏极/源极端子172及174的正反馈交叉耦合晶体管102。正反馈交叉耦合电容器104一侧连接至第二输入晶体管112的栅极128及另一侧分别连接至第一输入晶体管110及第一闩锁晶体管114的漏极/源极端子168及170。并且,第一输入晶体管110在栅极126与漏极/源极端子168之间包括内部栅极至漏极电容器cgd106,以及第二输入晶体管112在栅极128与漏极/源极端子172之间包括内部栅极至漏极电容器cgd 108。
247.在操作中,在预充电阶段,将感测放大器100的节点充电至用于在数据输入q处从数据单元读取数据的电压。在预充电阶段,禁用感测放大器,其中分别在第一及第二赋能晶体管122及124的栅极134及136处的赋能信号处于高电压位准,这将漏极/源极端子142处的节点拉至低电压,诸如基准电压。并且,将第一输入晶体管110的栅极126及第二输入晶体管112的栅极128充电至高电压位准,并且在一些实施例中,分别将闩锁晶体管114、116、118及120的栅极160、152、162及154充电至低电压位准。
248.接下来,在评估阶段,对感兴趣的数据单元进行定址,并将此数据单元的电压位准连接至预充电数据输入q。并且,来自合并的基准单元的电压位准连接至预充电的基准输入qb。若来自数据单元的电压位准为高电压位准,则数据输入q将被驱动至较高的电压位准,诸如用于读取1,以及若来自数据单元的电压位准为低电压位准,则数据输入q将被驱动至低电压位准,诸如用于读取0。在评估阶段,数据输入q及基准输入qb中的一者的电压低于数据输入q及基准输入qb中的另一者的电压,使得在启动感测放大器100之后,输入晶体管110及112中接收较低电压的一者将比输入晶体管110及112中接收较高电压的一者接通更多。
249.在闩锁阶段,分别在第一及第二赋能晶体管122及124的栅极134及136处的赋能信号将从高电压位准转换至低电压位准,以接通第一赋能晶体管122并关闭第二赋能晶体管124。此举启动感测放大器100,使得感测放大器100将数据输入q上的电压与合并的基准输入qb上的电压进行比较以决定数据输出dout。在闩锁阶段,数据输入q及基准输入qb中的一者的电压低于数据输入q及基准输入qb中的另一者的电压,并且输入晶体管110及112中接收较低电压的一者将比输入晶体管110及112中接收较高电压的一者接通更多。
250.如此一来,第一及第二输入晶体管110及112的漏极/源极端子168及172中的一者比另一者更快地被充电至较高电压。漏极/源极端子168及172中充电更快的一个透过其栅极至漏极电容器将较高反馈电压提供至晶体管的输入栅极,使得反馈电压为负反馈,其升高栅极处的较低电压并减小第一及第二输入晶体管110及112的栅极126与128之间的读取裕度。并且,在感测放大器100的另一侧上,漏极/源极端子168及172中充电更慢的一者透过其栅极至漏极电容器将较低反馈电压提供至晶体管的输入栅极,使得反馈电压为负反馈,其降低栅极处的较高电压并减小第一及第二输入晶体管110及112的栅极126与128之间的读取裕度。
251.为了透过栅极至漏极电容器106及108补偿或减小此负耦合的效应,交叉耦合电容器102及104将正反馈电压(即,正耦合)提供至第一及第二输入晶体管110及112的栅极126及128。漏极/源极端子168及172中充电更快的一者,透过交叉耦合电容器102及104中对应一者将较高反馈电压提供至相反输入晶体管的输入栅极,使得反馈电压为正反馈,其升高栅极处的较高电压并增大第一及第二输入晶体管110及112的栅极126与128之间的读取裕度。并且,在感测放大器100的另一侧上,漏极/源极端子168及172中充电更慢的一者透过交叉耦合电容器102及104中的另一者将较低反馈电压提供至相反输入晶体管的输入栅极,使得反馈电压为正反馈,其降低栅极处的较低电压并增大第一及第二输入晶体管110及112的栅极126与128之间的读取裕度。
252.此外,在闩锁阶段,在将闩锁晶体管114、116、118及120的栅极160、152、162及154分别充电至低电压位准的情况下,接通或偏置接通第一及第二闩锁晶体管114及116,并且断开或偏置断开第三及第四闩锁晶体管118及120。漏极/源极端子168及172中充电更快的一者透过第一及第二闩锁晶体管114及116中对应一者提供较高电压,其偏置断开第一及第二闩锁晶体管114及116的另一者并偏置接通第三及第四闩锁晶体管118及120中对应一者。这又在第一及第二闩锁晶体管114及116中一者(其被偏置接通并从漏极/源极端子168及172中充电更快的一个传输较高电压)的栅极处降低或维持较低电压,并且其在对应第三及第四闩锁晶体管118及120的栅极处降低或维持较低电压以闩锁在数据单元的电压位准中。
253.在包括感测放大器100的记忆体中,可能负面影响读取裕度的因素包括:数据输入
q上的数据模式,诸如全0或全1,如上文所述改变与直接耦合相关的合并的基准输入qb;栅极至漏极电容cgd除以输入晶体管的栅极处的栅极电容cg的电容比,其中较高电容比导致较大间接负耦合问题,以及漏极/源极端子168及170处电压与漏极/源极端子172及174处电压之间的电压摆动差,其透过内部电容器106及108影响间接负耦合问题。在一些实施例中,内部电容器106及108可为栅极至源极电容。
254.举例来说,在锁存阶段,若数据输入q上的电压低于基准输入qb上的电压,则第一输入晶体管110比第二输入晶体管112接通更多,这使得漏极/源极端子168及170的充电速度比漏极/源极端子172及174更快。由于透过内部栅极至漏极电容器cgd 106的间接耦合,漏极/源极端子168及170处的较高电压透过内部栅极至漏极电容器cgd 106被回馈至第一输入晶体管110的栅极126。这种间接耦合提高了栅极126上的数据输入q的电压,从而负面影响或减小了数据输入q的电压与基准输入qb处的电压之间的读取裕度。并且,由于透过内部栅极至漏极电容器cgd 108的间接耦合,漏极/源极端子172及174处的较低电压透过内部栅极至漏极电容器cgd 108被回馈至第二输入晶体管112的栅极128,这可能会降低栅极128上的基准输入qb的电压,并进一步负面影响或减小数据输入q处的电压与基准输入qb处的电压之间的读取裕度。
255.在此实例中,漏极/源极端子168及170处的较高电压交叉耦合至第二输入晶体管112的栅极128,以升高或保持基准输入qb处的较高电压。并且,漏极/源极端子172及174上的较低电压交叉耦合至第一输入晶体管110的栅极126,以降低或保持数据输入q处的较低电压。因此,交叉耦合电容器102及104向第一及第二输入晶体管110及112的栅极126及128提供正耦合,以增加或保持从数据单元读取数据的读取裕度。
256.此外,在此实例中,在将闩锁晶体管114、116、118及120的栅极160、152、162及154分别充电至低电压位准的情况下,接通或偏置接通第一及第二闩锁晶体管114及116,并且断开或偏置断开第三及第四闩锁晶体管118及120。漏极/源极端子168及170处的较高电压透过第一闩锁晶体管114提供,其偏置断开第二闩锁晶体管116并偏置接通第四闩锁晶体管120。这进而降低或保持第一闩锁晶体管114的栅极160及第三闩锁晶体管118的栅极162处的较低电压,以闩锁来自数据单元的数据。
257.或者,举例而言,在闩锁阶段,若数据输入q上的电压高于基准输入qb上的电压,则第一输入晶体管110比第二输入晶体管112断开更多次,这使得漏极/源极端子172及174的充电速度比漏极/源极端子168及170更快。由于透过内部栅极至漏极电容器cgd 108的间接耦合,漏极/源极端子172及174处的较高电压透过内部栅极至漏极电容器cgd 108被回馈至第二输入晶体管112的栅极128。这种间接耦合可提高栅极128上的基准输入qb的电压,从而负面影响或减小了数据输入q的电压与基准输入qb处的电压之间的读取裕度。并且,由于透过内部栅极至漏极电容器cgd 106的间接耦合,漏极/源极端子168及170处的较低电压透过内部栅极至漏极电容器cgd 106被回馈至第一输入晶体管110的栅极126,这可能会降低栅极126上的数据输入q的电压,并进一步负面影响或减小数据输入q处的电压与基准输入qb处的电压之间的读取裕度。
258.在此实例中,漏极/源极端子172及174处的较高电压交叉耦合至第一输入晶体管110的栅极126,以升高或保持数据输入q处的较高电压。并且,漏极/源极端子168及170处的较低电压交叉耦合至第二输入晶体管112的栅极128,以降低或保持基准输入qb处的较低电
压。因此,交叉耦合电容器102及104向第一及第二输入晶体管110及112的栅极126及128提供正耦合,以增加或保持从数据单元读取数据的读取裕度。
259.此外,在此实例中,在将闩锁晶体管114、116、118及120的栅极160、152、162及154分别充电至低电压位准的情况下,接通或偏置接通第一及第二闩锁晶体管114及116,并且断开或偏置断开第三及第四闩锁晶体管118及120。漏极/源极端子172及174处的较高电压透过第二闩锁晶体管116提供,其偏置断开第一闩锁晶体管114并偏置接通第三闩锁晶体管118。这进而降低或保持第二闩锁晶体管116的栅极152及第四闩锁晶体管120的栅极154处的较低电压,以闩锁来自数据单元的数据。
260.如此一来,感测放大器100在数据输入q与基准输入qb之间几乎没有提供直接耦合,并且感测放大器100减少来自感测放大器100的多个内部节点的数据输入q与基准输入qb之间的间接耦合。直接耦合的缺乏及间接耦合的减少提高了记忆体的读取裕度及可靠性。在一些实施例中,间接耦合效应中的提高对电路的布局面积几乎没有影响,并且在一些实施例中,间接耦合效应的提高大于百分之八十。
261.图4根据一些实施例为图示感测放大器100的耦合效应结果的图表。耦合效应结果被示为关于在图示182处的感测放大器100的三种不同配置在图示180处的耦合比。在一种配置中,在图示184处,感测放大器100不包括交叉耦合电容器102及104。在另一配置中,在图示186处,感测放大器100包括同一尺寸的交叉耦合电容器102及104。在另一配置中,在图示188处,感测放大器100包括具有第二尺寸的交叉耦合电容器102及104。在一些实施例中,无间接耦合效应的感测放大器100具有数据输入q与基准输入qb上的值的约10%的读取裕度。
262.在图示184处,感测放大器100不包括交叉耦合电容器102及104,并且间接耦合比为3.44%。因此,间接耦合效应将在读取数据单元时保持相同可靠性所需的读取裕度从10%增加到10%加上3.44%,或13.44%。
263.在图示186处,感测放大器100包括具有第一尺寸的交叉耦合电容器102及104,并且耦合比减小至1.23%。因此,间接耦合效应将在读取数据单元时保持相同可靠性所需的读取裕度从10%增加到仅10%加上1.23%,或11.23%。
264.在图示188处,感测放大器100包括具有第一尺寸的交叉耦合电容器102及104,并且耦合比减小至1.23%。这是大于80%的改进,从3.44%至0.56%。因此,间接耦合效应将在读取数据单元时保持相同可靠性所需的读取裕度从10%增加到仅10%加上0.56%,或10.56%。
265.图5根据一些实施例为示意图示感测放大器200的图,此感测放大器为nmos输入晶体管感测放大器。感测放大器200在数据输入q与基准输入qb之间贡献很少或没有直接耦合。此外,感测放大器200包括正交叉耦合电容器202及204,其补偿或减少由内部栅极至漏极/源极路径电容器206及208引起的负间接耦合,其中负间接耦合从感测放大器200的内部节点至数据输入q及基准输入qb。在一些实施例中,感测放大器200类似于图1中示出的感测放大器24a~24c中的一或多个。在一些实施例中,内部电容器206及208中的至少一者为栅极至漏极电容器。在一些实施例中,内部电容器206及208中的至少一者为栅极至源极电容器。
266.感测放大器200包括第一输入晶体管210、第二输入晶体管212、第一闩锁晶体管
214、第二闩锁晶体管216、第三闩锁晶体管218及第四闩锁晶体管220。第一输入晶体管210、第二输入晶体管212、第一闩锁晶体管214及第二闩锁晶体管216中的每一个为nmos晶体管,以及第三闩锁晶体管218及第四闩锁晶体管220中的每一个为pmos晶体管。感测放大器200进一步包括第一pmos赋能晶体管222及第二nmos赋能晶体管224。
267.第一输入晶体管210具有从记忆体数据单元接收数据输入q的栅极226,以及第二输入晶体管212具有接收基准输入qb(诸如合并的基准输入qb)的栅极228。第一输入晶体管的漏极/源极路径的一侧在漏极/源极端子230处连接至第二输入晶体管的漏极/源极路径在漏极/源极端子232处的一侧。并且,第一赋能晶体管222具有接收赋能信号的栅极234,以及第二赋能晶体管224具有接收赋能信号的栅极236。另外,第一赋能晶体管的漏极/源极路径的一侧在漏极/源极端子238处连接至电源,以及第一赋能晶体管的漏极/源极路径的另一侧在漏极/源极端子240处连接至漏极/源极端子230及232。此外,第二赋能晶体管的漏极/源极路径的一侧在漏极/源极端子242处连接至漏极/源极端子230、232及240,以及第二赋能晶体管的漏极/源极路径的另一侧在漏极/源极端子244处连接至基准,诸如接地。
268.感测放大器200包括交叉耦合闩锁电路246,交叉耦合闩锁电路246包括第一闩锁晶体管214、第二闩锁晶体管216、第三闩锁晶体管218及第四闩锁晶体管220。第一闩锁晶体管的漏极/源极路径的一侧在漏极/源极端子248处连接至第三闩锁晶体管的漏极/源极路径在漏极/源极端子250的一侧,并连接至第二闩锁晶体管216的栅极252及第四闩锁晶体管220的栅极254。第二闩锁晶体管的漏极/源极路径的一侧在漏极/源极端子256处连接至第四闩锁晶体管的漏极/源极路径在漏极/源极端子258处的一个,并连接至第一闩锁晶体管214的栅极260及第三闩锁晶体管218的栅极262。第三闩锁晶体管的漏极/源极路径的另一侧在漏极/源极端子264处连接至电源,以及第四闩锁晶体管的漏极/源极路径的另一侧在漏极/源极端子266处连接至电源。
269.第一输入晶体管的漏极/源极路径的另一侧在漏极/源极端子268处连接至第一闩锁晶体管的漏极/源极路径在漏极/源极端子270处的另一侧。并且,第二输入晶体管的漏极/源极路径的另一侧在漏极/源极端子272处连接至第二闩锁晶体管的漏极/源极路径在漏极/源极端子274处的另一侧。
270.感测放大器200进一步包括一侧连接至第一输入晶体管210的栅极226及另一侧分别连接至第二输入晶体管212及第二闩锁晶体管216的漏极/源极端子272及274的正反馈交叉耦合晶体管202。正反馈交叉耦合电容器204一侧连接至第二输入晶体管212的栅极228及另一侧分别连接至第一输入晶体管210及第一闩锁晶体管214的漏极/源极路径268及270。并且,第一输入晶体管210在栅极226与漏极/源极端子268之间包括内部栅极至漏极/源极路径电容器206,以及第二输入晶体管212在栅极228与漏极/源极端子272之间包括内部栅极至漏极/源极路径电容器208。
271.在操作中,在预充电阶段,将感测放大器200的节点充电至用于在数据输入q处从数据单元读取数据的电压。在一些实施例中,在预充电阶段,禁用感测放大器200,其中第一及第二赋能晶体管222及224的栅极234及236处的赋能信号分别处于低电压位准,其将漏极/源极端子242处的节点拉至高电压,诸如电源电压。并且,将第一输入晶体管210的栅极226及第二输入晶体管212的栅极228充电至低电压位准,并且在一些实施例中,分别将闩锁晶体管214、216、218及220的栅极260、252、262及254充电至高电压位准。
272.接下来,在评估阶段,对感兴趣的数据单元进行定址,并将此数据单元的电压位准连接至预充电数据输入q。并且,来自合并的基准单元的电压位准连接至预充电的基准输入qb。若来自数据单元的电压位准为高电压位准,则数据输入q将被驱动至较高的电压位准,诸如用于读取1,以及若来自数据单元的电压位准为低电压位准,则数据输入q将被驱动至低电压位准,诸如用于读取0。在评估阶段,数据输入q及基准输入qb中的一者的电压高于数据输入q及基准输入qb中的另一者的电压,使得在启用感测放大器200之后,输入晶体管210及212中接收较高电压的一者将比输入晶体管210及212中接收较低电压的一者接通更多。
273.在闩锁阶段,分别在第一及第二赋能晶体管222及224的栅极234及236处的赋能信号将从低电压位准转换至高电压位准,以断开第一赋能晶体管222并接通第二赋能晶体管224。此举启动感测放大器200,使得感测放大器200将数据输入q上的电压与合并的基准输入qb上的电压进行比较以决定数据输出dout。在闩锁阶段,数据输入q及基准输入qb中的一者的电压高于数据输入q及基准输入qb中的另一者的电压,并且输入晶体管210及212中接收较高电压的一者将比输入晶体管210及212中接收较低电压的一者接通更多。
274.如此一来,第一及第二输入晶体管210及212的漏极/源极端子268及272中的一者比另一者更快地被拉或充电至较低电压。漏极/源极端子268及272中充电更快的一个透过其栅极至漏极/源极路径电容器将较低反馈电压提供至晶体管的输入栅极,使得反馈电压为负反馈,其降低栅极处的较高电压并减小第一及第二输入晶体管210及212的栅极226与228之间的读取裕度。并且,在感测放大器200的另一侧上,漏极/源极端子268及272中充电更慢的一者透过其栅极至漏极/源极路径电容器将较高反馈电压提供至晶体管的输入栅极,使得反馈电压为负反馈,其升高栅极处的较低电压并减小第一及第二输入晶体管210及212的栅极226与228之间的读取裕度。
275.为了透过栅极至漏极/源极路径电容器206及208补偿或减小此负耦合的效应,交叉耦合电容器202及204将正反馈电压(即,正耦合)提供至第一及第二输入晶体管210及212的栅极226及228。漏极/源极端子268及272中被拉低更快的一者,透过交叉耦合电容器202及204中对应一者将较低反馈电压提供至相反输入晶体管的输入栅极,使得反馈电压为正反馈,其降低栅极处的较低电压并增大第一及第二输入晶体管210及212的栅极226与228之间的读取裕度。并且,在感测放大器200的另一侧上,漏极/源极端子268及272中放电更慢的一者透过交叉耦合电容器202及204中的另一者将较高反馈电压提供至相反输入晶体管的输入栅极,使得反馈电压为正反馈,其升高栅极处的较高电压并增大第一及第二输入晶体管210及212的栅极226与228之间的读取裕度。
276.此外,在闩锁阶段,在将闩锁晶体管214、216、218及220的栅极260、252、262及254分别充电至高电压位准的情况下,接通或偏置接通(biased on)第一及第二闩锁晶体管214及216,并且断开或偏置断开(biased off)第三及第四闩锁晶体管218及220。漏极/源极端子268及272中放电更快的一者透过第一及第二闩锁晶体管214及216中对应一者提供较低电压,其偏置断开第一及第二闩锁晶体管214及216的另一者并偏置接通第三及第四闩锁晶体管218及220中对应一者。这进而在第一及第二闩锁晶体管214及216中一者(其被偏置接通并从漏极/源极端子268及272中放电更快的一个传输较低电压)的栅极处提高或维持较高电压,并且其在对应第三及第四闩锁晶体管218及220的栅极处提高或维持较高电压以闩锁在数据单元的电压位准中。
277.在包括感测放大器200的记忆体中,可能负面影响读取裕度的因素包括:数据输入q上的数据模式,诸如全0或全1,如上文所述改变与直接耦合相关的合并的基准输入qb;栅极至漏极/源极路径电容除以输入晶体管的栅极处的栅极电容的电容比,其中较高电容比导致较大间接负耦合问题,以及漏极/源极端子268及270处电压与漏极/源极端子272及274处电压之间的电压摆动(swing)差,其透过内部电容器206及208影响间接负耦合问题。
278.举例来说,在闩锁阶段,若数据输入q上的电压高于基准输入qb上的电压,则第一输入晶体管210比第二输入晶体管212接通更多,这使得漏极/源极端子268及270的电压下降速度比漏极/源极端子272及274更快。由于透过内部栅极至源极路径电容器206的间接耦合,漏极/源极端子268及270处的较低电压透过内部栅极至漏极/源极路径电容器206回馈到第一输入晶体管210的栅极226。这种间接耦合降低或可能降低栅极226上的数据输入qb的电压,从而负面影响或减小了数据输入q的电压与基准输入qb处的电压之间的读取裕度。并且,由于透过内部栅极至漏极/源极路径电容器208的间接耦合,漏极/源极端子272及274处的较高电压透过内部栅极至漏极/源极路径电容器208被回馈至第二输入晶体管212的栅极228,这可能会提高栅极228上的基准输入q的电压,并进一步负面影响或减小数据输入q处的电压与基准输入qb处的电压之间的读取裕度。
279.在此实例中,漏极/源极端子268及270处的较低电压交叉耦合至第二输入晶体管212的栅极228,以降低或保持基准输入qb处的较低电压。并且,漏极/源极端子272及274上的较高电压交叉耦合至第一输入晶体管210的栅极226,以升高或保持数据输入q处的较高电压。因此,交叉耦合电容器202及204向第一及第二输入晶体管210及212的栅极226及228提供正耦合,以增加或保持从数据单元读取数据的读取裕度。
280.此外,在此实例中,在将闩锁晶体管214、216、218及220的栅极260、252、262及254分别充电至高电压位准的情况下,接通或偏置接通第一及第二闩锁晶体管214及216,并且断开或偏置断开第三及第四闩锁晶体管218及220。漏极/源极端子268及270处的较低电压透过第一闩锁晶体管214提供,其偏置断开第二闩锁晶体管216并偏置接通第四闩锁晶体管220。这进而提高或保持第一闩锁晶体管214的栅极260及第三闩锁晶体管218的栅极262处的较高电压,以闩锁来自数据单元的数据。
281.或者,举例而言,在闩锁阶段,若数据输入q上的电压低于基准输入qb上的电压,则第二输入晶体管212比第一输入晶体管210接通更多,这使得漏极/源极端子272及274上的电压下降速度比漏极/源极端子268及270上的电压更快。由于透过内部栅极至源极路径电容器208的间接耦合,漏极/源极端子272及274处的较低电压透过内部栅极至漏极/源极路径电容器208回馈到第二输入晶体管212的栅极228。这种间接耦合可降低栅极228上的基准输入qb的电压,从而负面影响或减小了数据输入q的电压与基准输入qb处的电压之间的读取裕度。并且,由于透过内部栅极至漏极/源极电容器206的间接耦合,漏极/源极端子268及270处的较高电压透过内部栅极至漏极/源极路径电容器206被回馈至第一输入晶体管210的栅极226,这会提高栅极226上的数据输入q的电压,并进一步负面影响或减小数据输入q处的电压与基准输入qb处的电压之间的读取裕度。
282.在此实例中,漏极/源极端子272及274处的较低电压交叉耦合至第一输入晶体管210的栅极226,以降低或保持数据输入q处的较低电压。并且,漏极/源极端子268及270上的较高电压交叉耦合至第二输入晶体管212的栅极228,以升高或保持基准输入qb处的较高电
压。因此,交叉耦合电容器202及204向第一及第二输入晶体管210及212的栅极226及228提供正耦合,以增加或保持从数据单元读取数据的读取裕度。
283.此外,在此实例中,在将闩锁晶体管214、216、218及220的栅极260、252、262及254分别充电至高电压位准的情况下,接通或偏置接通第一及第二闩锁晶体管214及216,并且断开或偏置断开第三及第四闩锁晶体管218及220。漏极/源极端子272及274处的较低电压透过第二闩锁晶体管216提供,其偏置断开第一闩锁晶体管214并偏置接通第三闩锁晶体管218。这进而升高或保持第二闩锁晶体管216的栅极252及第四闩锁晶体管220的栅极254处的较高电压,以闩锁来自数据单元的数据。
284.如此一来,感测放大器200在数据输入q与基准输入qb之间几乎没有提供直接耦合,并且感测放大器200减少感测放大器200的多个内部节点的数据输入q与基准输入qb之间的间接耦合。直接耦合的缺乏及间接耦合的减少提高了记忆体的读取裕度及可靠性。在一些实施例中,间接耦合效应中的提高对电路的布局面积几乎没有影响,并且在一些实施例中,间接耦合效应的提高大于百分之八十。
285.在一些实施例中,交叉耦合电容器102及104以及交叉耦合电容器202及204包括前端制程(feol)电容器、中端制程(meol)电容器及后端制程(beol)电容器中的至少一个。使用feol、meol及beol电容器,包括现有的多晶硅跨扩散层边界(poly over diffusion edge,pode)及iso栅极结构,由于将交叉耦合电容器102及104包括在感测放大器100中以及将交叉耦合电容器202及204包括在感测放大器200中,导致很少或没有布局面积增加。
286.图6根据一些实施例示意地图示不同电容器300的图,其可用于在感测放大器100中提供交叉耦合电容器102及104,以及在感测放大器200中提供交叉耦合电容器202及204。电容器300包括pmos feol电容器302、nmos feol电容器304、具有meol或beol电容器的pmos feol电容器306及具有meol或beol电容器的nmos feol电容器308。
287.pmos feol电容器302包括pmos晶体管310,其漏极及源极连接在一个端子312处及其栅极在另一端子314处。nmos feol电容器304包括nmos晶体管316,其漏极及源极连接在一个端子318处及其栅极在另一端子320处。
288.具有meol或beol电容器306的pmos feol电容器包括pmos晶体管322,其漏极及源极连接在一个端子324处及其栅极在另一端子326处。并且,meol或beol电容器328的一侧连接至一个端子324处,及另一侧连接至另一端子326处。在一些实施例中,电容器328作为meol电容器包括md至md电容器、多晶硅栅极至多晶硅栅极电容器、pode至多晶硅栅极电容器、pode至md电容器及iso栅极至md电容器中的至少一者。在一些实施例中,电容器328作为beol电容器包括耦合至一或多个meol结构的金属对金属电容器及/或金属中的至少一个,诸如第二层金属m1及/或第三层金属m2。
289.具有meol或beol电容器308的nmos feol电容器包括nmos晶体管330,其漏极及源极连接在一个端子332处及其栅极在另一端子334处。并且,meol或beol电容器336的一侧连接至一个端子332处,及另一侧连接至另一端子334处。在一些实施例中,电容器336作为meol电容器包括md至md电容器、多晶硅栅极至多晶硅栅极电容器、pode至多晶硅栅极电容器、pode至md电容器及iso栅极至md电容器中的至少一者。在一些实施例中,电容器336作为beol电容器包括耦合至一或多个meol结构的金属对金属电容器及/或金属中的至少一个,诸如第二层金属m1及/或第三层金属m2。
290.对于每个不同的电容器300,连接电容器的端子以在感测放大器100中提供交叉耦合电容器102及104以及在感测放大器200中提供交叉耦合电容器202及204。
291.图7根据一些实施例为示意图示集成电路400中包括md至md电容器402及多晶硅栅极至多晶硅栅极电容器404的部分的图。在一些实施例中,meol/beol电容器306及308包括md至md电容器402及多晶硅栅极至多晶硅栅极电容器404中的至少一个。
292.集成电路400包括第一主动区406及第二主动区408。第一pode 410处于第一主动区406的一端处,以及iso栅极412处于第一主动区406的另一端处。iso栅极412位于第一主动区406与第二主动区408之间。第二pode 414处于第二主动区408的另一端处。
293.第一主动区406包括第一多晶硅栅极416、第二多晶硅栅极418、第一md区域420、第二md区域422及第三md区域424。第二主动区408包括第三多晶硅栅极426、第四多晶硅栅极428、第四md区域430、第五md区域432及第六md区域434。集成电路400进一步包括第一金属轨迹a 436及第二金属轨迹b 438。
294.md至md电容器402包括第一端子440及第二端子442。第一端子440包括将第一md区域420连接至第一金属轨迹a 436的第一通孔442a,及将第三md区域424连接至第一金属轨迹a 436的第二通孔444。第二端子442包括将第二md区域422连接至第二金属轨迹b 438的第三通孔446。
295.多晶硅栅极至多晶硅栅极电容器404包括第一多晶硅栅极端子448及第二多晶硅栅极端子450。第一多晶硅栅极端子448包括将第四多晶硅栅极428连接至第一金属轨迹a 436的第一通孔452。第二多晶硅栅极端子450包括将第三多晶硅栅极426连接至第二金属轨迹b 438的第二通孔454。
296.图8根据一些实施例为示意图示集成电路400中进一步包括pode至md电容器460、iso栅极至md电容器462及pode至多晶硅栅极电容器464的部分的图。在一些实施例中,meol或beol电容器306及308包括pode至md电容器460、iso栅极至md电容器462及pode至多晶硅栅极电容器464中的至少一个。
297.集成电路400包括md至md电容器402、多晶硅栅极至多晶硅栅极电容器404,以及上文关于图7列出的所有元件,使得在此处不再重复这些。图8的集成电路400进一步包括pode至md电容器460、iso栅极至md电容器462及pode至多晶硅栅极电容器464。
298.pode至md电容器460包括第一端子466及第二端子468。第一端子466包括将第一pode 410连接至第二金属轨迹b 438的通孔470,以及第二端子468包括将第一md区域420连接至第一金属轨迹a 436的通孔442a。
299.iso栅极至md电容器462包括第一端子472及第二端子474。第一端子472包括将第三md区域424连接至第一金属轨迹a 436的通孔444,以及第二端子474包括将iso栅极412连接至第二金属轨迹b 438的通孔476。
300.pode至多晶硅栅极电容器464包括第一端子478及第二端子480。第一端子478包括将第四多晶硅栅极428连接至第一金属轨迹a 436的通孔452,以及第二多晶硅栅极端子480包括将第二pode 414连接至第二金属轨迹b438的通孔482。
301.md至md电容器402、多晶硅栅极至多晶硅栅极电容器404、pode至md电容器460、iso栅极至md电容器462及pode至多晶硅栅极电容器464中的每一个连接在一起,以提供感测放大器100中交叉耦合电容器102及104与感测放大器200中交叉耦合电容器202及204中一或
多个的至少部分。
302.图9根据一些实施例为示意图示finfet结构500的图。finfet结构500为meol电容器,其可经连接以提供感测放大器100中交叉耦合电容器102及104与感测放大器200中交叉耦合电容器202及204中的一或多个的至少部分。
303.finfet结构500包括鳍状物502,其在此实例中为源极及多晶硅栅极504。鳍状物502具有高度h及厚度或宽度t。硅化物506设置在鳍状物502上用于接触通孔或md 508。在一些实施例中,md 508为设置在硅化物506上的第一层金属m0。
304.多晶硅栅极504为未连接用于finfet操作的虚设栅极。鳍状物502及多晶硅栅极504位于二氧化硅的基板510上。在一些实施例中,多晶硅栅极504为pode。在一些实施例中,多晶硅栅极504为iso栅极结构。
305.栅极至源极电容器512及514位于多晶硅栅极504与鳍状物502之间。并且,多晶硅栅极至md电容器516位于md 508与多晶硅栅极504之间。md 508的金属与多晶硅栅极504的面积使得多晶硅栅极至md电容器516更大。
306.将finfet结构500连接为交叉耦合电容器102的至少一部分,多晶硅栅极504及md 508中的一个连接至第一输入晶体管110的栅极126,多晶硅栅极504及md 508中的另一个连接到第二输入晶体管112及第二闩锁晶体管116的漏极/源极端子172及174。为了将finfet结构500连接为交叉耦合电容器104的至少一部分,多晶硅栅极504及md 508中的一个连接至第二输入晶体管112的栅极128,以及多晶硅栅极504及md 508中的另一个连接到第一输入晶体管110及第一闩锁晶体管114的漏极/源极端子168及170。
307.为了将finfet结构500连接为交叉耦合电容器202的至少一部分,多晶硅栅极504及md 508中的一个连接至第一输入晶体管210的栅极226,以及多晶硅栅极504及md 508中的另一个连接到第二输入晶体管212及第二闩锁晶体管216的漏极/源极端子272及274。为了将finfet结构500连接为交叉耦合电容器204的至少一部分,多晶硅栅极504及md 508中的一个连接至第二输入晶体管212的栅极228,以及多晶硅栅极504及md 508中的另一个连接到第一输入晶体管210及第一闩锁晶体管214的漏极/源极端子268及270。
308.图10及图11根据一些实施例为示意图示具有多晶硅栅极至md电容器522的finfet结构520的图。finfet结构520配置为meol电容器,其可经连接以提供感测放大器100中交叉耦合电容器102及104与感测放大器200中交叉耦合电容器202及204中的一或多个的至少部分。
309.图10根据一些实施例为示意图示finfet结构520的透视图的图,以及图11根据一些实施例为示意图示finfet结构520沿图10中线a-a截取的部分横截面的图。
310.finfet结构520包括鳍状物524及526、md 528及530、多晶硅栅极532及鳍状物触点534、536及538。鳍状物524及526中的每一个具有高度h及厚度t。鳍状物触点534及536分别设置在鳍状物524及526上,以及md 528位于鳍状物触点534及536上以与鳍状物524及526电接触。鳍状物524及526及多晶硅栅极532位于基板540,诸如二氧化硅基板上。在一些实施例中,md 528及530中每一个包括第一层金属m0。在其他实施例中,多晶硅栅极532可为pode或iso栅极结构。
311.多晶硅栅极532为未连接用于finfet操作的虚设栅极。多晶硅栅极至md电容器522位于多晶硅栅极532与md 528之间。md 528的金属与多晶硅栅极532的面积使得多晶硅栅极
至md电容器522更大。
312.为了将finfet结构520连接为交叉耦合电容器102的至少一部分,多晶硅栅极532及md 528中的一个连接至第一输入晶体管110的栅极126,以及多晶硅栅极532及md 528中的另一个连接到第二输入晶体管112及第二闩锁晶体管116的漏极/源极端子172及174。为了将finfet结构520连接为交叉耦合电容器104的至少一部分,多晶硅栅极532及md 528中的一个连接至第二输入晶体管112的栅极128,以及多晶硅栅极532及md 528中的另一个连接到第一输入晶体管110及第一闩锁晶体管114的漏极/源极端子168及170。
313.为了将finfet结构520连接为交叉耦合电容器202的至少一部分,多晶硅栅极532及md 528中的一个连接至第一输入晶体管210的栅极226,以及多晶硅栅极532及md 528中的另一个连接到第二输入晶体管212及第二闩锁晶体管216的漏极/源极端子272及274。为了将finfet结构520连接为交叉耦合电容器204的至少一部分,多晶硅栅极532及md 528中的一个连接至第二输入晶体管212的栅极228,以及多晶硅栅极532及md 528中的另一个连接到第一输入晶体管210及第一闩锁晶体管214的漏极/源极端子268及270。
314.图12根据一些实施例为示意图示集成电路550中包括多个虚设多晶硅结构552a~552g的部分的图。在一些实施例中,虚设多晶硅结构552a~552g中的至少一个为未用于操作晶体管的虚设栅极。在一些实施例中,虚设多晶硅结构552a~552g中的至少一个为pode,诸如图7及图8中示出的第一pode 410及第二pode 414。在一些实施例中,虚设多晶硅结构552a~552g中的至少一个为iso栅极,诸如图7及图8中示出的iso栅极412。
315.虚设多晶硅结构552a~552g可用于提供meol电容器。在一些实施例中,虚设多晶硅结构552a~552g用于提供finfet结构500。在一些实施例中,虚设多晶硅结构552a~552g用于提供finfet结构520。在一些实施例中,虚设多晶硅结构552a~552g用于提供pode至md电容器460、iso栅极至md电容器462及图7及图8中示出的pode至多晶硅栅极电容器464中的至少一个。在一些实施例中,虚设多晶硅结构552a~552g用于提供具有meol或beol电容器306的pmos feol电容器与具有meol或beol电容器308的nmos feol电容器中的至少一个。
316.由于虚设多晶硅结构552a~552g已经存在于集成电路550中,因此使用虚设多晶硅结构552a~552g来提供meol电容器对电路的布局面积产生很少或没有影响,诸如对于感测放大器100及200的布局面积增加很少或没有增加。
317.图13根据一些实施例为示意图示补偿或减少感测放大器中负间接耦合效应的方法的流程图。在操作600,方法包括以下步骤:提供第一输入晶体管,其具有第一输入及第一漏极/源极路径,诸如具有栅极126及从漏极/源极端子130至漏极/源极端子168的漏极/源极路径(图3中示出)的输入晶体管110;第二输入晶体管,其具有第二输入及第二漏极/源极路径,诸如具有栅极128及从漏极/源极端子132至漏极/源极端子172的漏极/源极路径的输入晶体管112,第一闩锁晶体管,具有连接至第一漏极/源极路径的从漏极/源极端子170至漏极/源极端子148的第三漏极/源极路径,以及第二闩锁晶体管,具有连接至第二漏极/源极路径的从漏极/源极端子174至漏极/源极单子156的第四漏极/源极路径。
318.在操作602,方法包括以下步骤:将第一电容器(诸如电容器102)的一侧连接至第一输入,并将第一电容器的另一侧连接至第四漏极/源极路径,并且在一些实施例中,在操作604,方法包括以下步骤:将第二电容器(诸如电容器104)的一侧连接至第二输入,并将第二电容器的另一侧连接至第三漏极/源极路径。
319.在一些实施例中,方法包括以下步骤:将晶体管的漏极及源极连接至第一端子及晶体管的栅极连接至第二端子,诸如在晶体管310及316(图6中示出)中,以及将第一端子连接至第一输入及第四漏极/源极路径中的一个,及第二端子连接至第一输入及第四漏极/源极路径中的另一个,其中在一些实施例中,这为形成第一电容器(诸如电容器102)的至少部分,以及在一些实施例中,这为形成第二电容器(诸如电容器104)的至少部分。
320.在一些实施例中,方法包括以下步骤:将扩散区上金属至扩散区上金属电容器、多晶硅栅极至多晶硅栅极电容器、氧化物扩散边缘栅极至多晶硅栅极电容器上的多晶硅、氧化物扩散边缘栅极至扩散区上金属电容器上的多晶硅及第一输入与第四漏极/源极路径之间及到第一输入及第四漏极/源极路径的隔离多晶硅栅极至扩散区上金属电容器,其中在一些实施例中,这为形成第一电容器(诸如电容器102)的至少部分,以及在一些实施例中,这为形成第二电容器(诸如电容器104)的至少部分。
321.本揭示实施例因而提供感测放大器及方法,此感测放大器包括第一输入晶体管及第二输入晶体管,此第一输入晶体管在其栅极处具有数据输入qb,此第二输入晶体管在其栅极处具有基准输入qb。第一及第二输入晶体管连接至闩锁电路,其中第一输入晶体管的漏极/源极路径连接至第一闩锁晶体管的漏极/源极路径,以及第二输入晶体管的漏极/源极路径连接至第二闩锁晶体管的漏极/源极路径。第一输入晶体管包括从其栅极至与第一闩锁晶体管的漏极/源极连接的内部耦合电容器,以及第二输入晶体管包括从其栅极至与第二闩锁晶体管的漏极/源极连接的内部耦合电容器。为了补偿或减少来自这些内部耦合电容器的负间接耦合效应,感测放大器包括多个交叉耦合电容器,其对数据输入q及基准输入qb提供正耦合效应。在一些实施例中,间接耦合效应的改进大于百分之八十。
322.在一些实施例中,交叉耦合电容器包括feol电容器、meol电容器及beol电容器中的至少一个。在一些实施例中,feol电容器包括一种mosfet,其漏极及源极连接在一个端子处及其栅极在另一端子处。在一些实施例中,meol电容器包括md至md电容器、多晶硅栅极至多晶硅栅极电容器、pode至多晶硅栅极电容器、pode至md电容器及iso栅极至md电容器中的至少一者。使用集成电路中已经存在的虚设栅极来形成交叉耦合电容器,使得感测放大器的布局面积几乎没有增加。
323.所揭示的实施例因而提供一种感测放大器,其在数据输入q与基准输入qb之间几乎没有提供直接耦合,并且减少对来自感测放大器的多个内部节点的数据输入q及基准输入qb的间接耦合效应。直接耦合的缺乏及间接耦合的减少提高了记忆体的读取裕度及可靠性。
324.根据一些实施例,一种感测装置包括:第一输入晶体管,具有第一输入栅极及第一漏极/源极端子;第二输入晶体管,具有第二输入栅极及第二漏极/源极端子;闩锁电路,及第一电容器。闩锁电路包括第一闩锁晶体管及第二闩锁晶体管,第一闩锁晶体管具有连接至第一漏极/源极端子的第三漏极/源极端子,第二闩锁晶体管具有连接至第二漏极/源极端子的第四漏极/源极端子。第一电容器在一侧连接至第一输入栅极并在另一侧连接至第四漏极/源极端子。在一些实施例中,第一电容器包括一晶体管电容器,晶体管电容器具有一漏极及一源极连接在一第一端子处及一栅极在一第二端子处,其中第一端子连接至第一输入栅极及第四漏极/源极端子中的一者,并且第二端子连接至第一输入栅极及第四漏极/源极端子中的另一者。在一些实施例中,第一电容器包括一中段制程电容器及一后段制程
电容器中的至少一者,其在一侧连接至晶体管电容器的第一端子并在另一侧连接至第二端子。在一些实施例中,感测装置包括一第二电容器,第二电容器在一侧连接至第二输入并在另一侧连接至第三漏极/源极端子。在一些实施例中,第二电容器包括一晶体管电容器,晶体管电容器具有一漏极及一源极连接在一第一端子处并具有一栅极在一第二端子处,其中第一端子连接至第二输入栅极及第三漏极/源极端子中的一者,并且第二端子连接至第二输入栅极及第三漏极/源极端子中的另一者。在一些实施例中,第二电容器包括一中段制程电容器及一后段制程电容器中的至少一者,其在一侧连接至晶体管电容器的第一端子并在另一侧连接至第二端子。在一些实施例中,第一电容器包括一中段制程电容器及一后段制程电容器中的至少一者。在一些实施例中,第一电容器包括一扩散区上金属至扩散区上金属电容器。在一些实施例中,第一电容器包括一多晶硅栅极至多晶硅栅极电容器。在一些实施例中,第一电容器包括在氧化物扩散边缘栅极至多晶硅栅极电容器上的一多晶硅与在氧化物扩散边缘栅极至扩散区上金属电容器上的一多晶硅中的至少一者。在一些实施例中,第一电容器包括一隔离多晶硅栅极至扩散区上金属电容器。
325.根据另外实施例,一种感测装置包括:第一输入晶体管,具有第一输入及第一漏极/源极路径;第二输入晶体管,具有第二输入及第二漏极/源极路径;闩锁电路,第一电容器及第二电容器。闩锁电路包括第一闩锁晶体管,具有连接至第一漏极/源极路径的第三漏极/源极路径;第二闩锁晶体管,具有连接至第二漏极/源极路径的第四漏极/源极路径;第三闩锁晶体管,具有连接至第三漏极/源极路径并连接至电源及基准中的一个的第五漏极/源极路径;以及第四闩锁晶体管,具有连接至第四漏极/源极路径并连接至电源及基准中的一个的第六漏极/源极路径。第一电容器在一侧连接至第一输入及另一侧连接至第四漏极/源极路径,以及第二电容器在一侧连接至第二输入及另一侧连接至第三漏极/源极路径,其中第一电容器及第二电容器中的至少一个包括晶体管电容器与中段制程电容器中的至少一个,此晶体管电容器具有连接在第一端子处的漏极及源极及在第二端子处的栅极。在一些实施例中,第一电容器包括晶体管电容器,及第一端子连接至第一输入与第四漏极/源极路径中的一者,并且第二端子连接至第一输入与第四漏极/源极路径中的另一者。在一些实施例中,第二电容器包括晶体管电容器,及第一端子连接至第二输入与第三漏极/源极路径中的一者,并且第二端子连接至第二输入与第三漏极/源极路径中的另一者。在一些实施例中,第一电容器及第二电容器中的至少一者包括中段制程电容器,并且中段制程电容器包括一扩散区上金属至扩散区上金属电容器与一多晶硅栅极至多晶硅栅极电容器中的至少一者。在一些实施例中,第一电容器及第二电容器中的至少一者包括中段制程电容器,并且中段制程电容器包括在氧化物扩散边缘栅极至多晶硅栅极电容器上的一多晶硅、在氧化物扩散边缘栅极至扩散区上金属电容器上的一多晶硅及一隔离多晶硅栅极至扩散区上金属电容器中的至少一者。
326.根据另一揭示态样,一种制造感测放大器的方法包括以下步骤:提供具有第一输入及第一漏极/源极路径的第一输入晶体管,具有第二输入及第二漏极/源极路径的第二输入晶体管,具有连接至第一漏极/源极路径的第三漏极/源极路径的第一闩锁晶体管,以及具有连接至第二漏极/源极路径的第四漏极/源极路径的第二闩锁晶体管;以及将第一电容器的一侧连接至第一输入并将第一电容器的另一侧连接至第四漏极/源极路径。在一些实施例中,方法还包括将一第二电容器的一侧连接至第二输入并将第二电容器的另一侧连接
至第三漏极/源极路径。在一些实施例中,方法还包括:将一晶体管的一漏极及一源极连接至一第一端子并将晶体管的一栅极连接至一第二端子;以及将第一端子连接至第一输入及第四漏极/源极路径中的一者,并将第二端子连接至第一输入及第四漏极/源极路径中的另一者。在一些实施例中,方法还包括将一扩散区上金属至扩散区上金属电容器、一多晶硅栅极至多晶硅栅极电容器、在氧化物扩散边缘栅极至多晶硅栅极电容器上的一多晶硅、在氧化物扩散边缘栅极至扩散区上金属电容器上的一多晶硅及一隔离多晶硅栅极至扩散区上金属电容器中的至少一者连接在第一输入与第四漏极/源极路径之间并连接至第一输入及第四漏极/源极路径。
327.本揭示概述若干实施例的特征或实例,使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉本领域者应当理解,他们可以容易地使用本揭示作为设计或修改其他制程及结构的基础,以实现本文介绍的实施例的相同目的和/或实现其相同优点。熟悉本领域者还应认识到,此类等效构造不脱离本揭示的精神及范畴,并且它们可以在不脱离本揭示的精神及范畴的情况下对本文进行各种改变、替换及变更。
技术特征:
1.一种感测装置,其特征在于,包括:一第一输入晶体管,具有一第一输入栅极及一第一漏极/源极端子;一第二输入晶体管,具有一第二输入栅极及一第二漏极/源极端子;一闩锁电路包括:一第一闩锁晶体管,具有连接至该第一漏极/源极端子的一第三漏极/源极端子;以及一第二闩锁晶体管,具有连接至该第二漏极/源极端子的一第四漏极/源极端子;以及一第一电容器,在一侧连接至该第一输入栅极并在另一侧连接至该第四漏极/源极端子。2.如权利要求1所述的感测装置,其特征在于,该第一电容器包括一晶体管电容器,该晶体管电容器具有一漏极及一源极连接在一第一端子处及一栅极在一第二端子处,其中该第一端子连接至该第一输入栅极及该第四漏极/源极端子中的一者,并且该第二端子连接至该第一输入栅极及该第四漏极/源极端子中的另一者。3.如权利要求1所述的感测装置,其特征在于,包括一第二电容器,该第二电容器在一侧连接至该第二输入并在另一侧连接至该第三漏极/源极端子。4.如权利要求3所述的感测装置,其特征在于,该第二电容器包括一晶体管电容器,该晶体管电容器具有一漏极及一源极连接在一第一端子处并具有一栅极在一第二端子处,其中该第一端子连接至该第二输入栅极及该第三漏极/源极端子中的一者,并且该第二端子连接至该第二输入栅极及该第三漏极/源极端子中的另一者。5.一种感测装置,其特征在于,包括:一第一输入晶体管,具有一第一输入及一第一漏极/源极路径;一第二输入晶体管,具有一第二输入及一第二漏极/源极路径;一闩锁电路包括:一第一闩锁晶体管,具有连接至该第一漏极/源极路径的一第三漏极/源极路径;一第二闩锁晶体管,具有连接至该第二漏极/源极路径的一第四漏极/源极路径;一第三闩锁晶体管,具有一第五漏极/源极路径,该第五漏极/源极路径连接至该第三漏极/源极路径并连接至电源与一基准中的一者;以及一第四闩锁晶体管,具有一第六漏极/源极路径,该第六漏极/源极路径连接至该第四漏极/源极路径并连接至该电源与该基准中的一者;一第一电容器,在一侧连接至该第一输入并在另一侧连接至该第四漏极/源极路径;以及一第二电容器,在一侧连接至该第二输入并在另一侧连接至该第三漏极/源极路径,其中该第一电容器及该第二电容器中的至少一者包括一晶体管电容器及一中段制程电容器中的至少一者,该晶体管电容器具有一漏极及一源极连接在一第一端子处并具有一栅极在一第二端子处。6.如权利要求5所述的感测装置,其特征在于,该第一电容器包括该晶体管电容器,及该第一端子连接至该第一输入与该第四漏极/源极路径中的一者,并且该第二端子连接至该第一输入与该第四漏极/源极路径中的另一者。7.如权利要求5所述的感测装置,其特征在于,该第二电容器包括该晶体管电容器,及该第一端子连接至该第二输入与该第三漏极/源极路径中的一者,并且该第二端子连接至
该第二输入与该第三漏极/源极路径中的另一者。8.一种制造感测放大器的方法,其特征在于,包括:提供具有一第一输入及一第一漏极/源极路径的一第一输入晶体管;提供具有一第二输入及一第二漏极/源极路径的一第二输入晶体管;将一第一闩锁晶体管的一第三漏极/源极路径连接至该第一漏极/源极路径;将一第二闩锁晶体管的一第四漏极/源极路径连接至该第二漏极/源极路径;以及将一第一电容器的一侧连接至该第一输入并将该第一电容器的另一侧连接至该第四漏极/源极路径。9.如权利要求8所述的方法,其特征在于,还包括将一第二电容器的一侧连接至该第二输入并将该第二电容器的另一侧连接至该第三漏极/源极路径。10.如权利要求8所述的方法,其特征在于,还包括:将一晶体管的一漏极及一源极连接至一第一端子并将该晶体管的一栅极连接至一第二端子;以及将该第一端子连接至该第一输入及该第四漏极/源极路径中的一者,并将该第二端子连接至该第一输入及该第四漏极/源极路径中的另一者。
技术总结
本案提供一种感测装置及制造感测放大器的方法,感测放大器包括具有第一输入栅极及第一漏极/源极端子的第一输入晶体管,具有第二输入栅极及第二漏极/源极端子的第二输入晶体管、闩锁电路及第一电容器。闩锁电路包括第一闩锁晶体管及第二闩锁晶体管,第一闩锁晶体管具有连接至第一漏极/源极端子的第三漏极/源极端子,第二闩锁晶体管具有连接至第二漏极/源极端子的第四漏极/源极端子。第一电容器在一侧连接至第一输入栅极并在另一侧连接至第四漏极/源极端子,以减少感测放大器中的耦合效应。效应。效应。