用verilogHDL设计一个8位字节比较器,比较两个输入字节的大小,三个输

2024年3月23日发(作者：滨江公园在哪里)

`timescale 1ns/1ps

module compare_tb();

parameter CYCLE = 10;//100MHz

reg [7:0] a;

reg [7:0] b;

wire re1;//The output ports of the two modules are defined parately

wire re2;

wire reb1;

wire reb2;

wire eq1;

wire eq2;

initial begin

a = 8'h00;

b = 8'h00;

#(CYCLE*1000)

$stop;

end

always #(CYCLE*10) //two random numbers per 100ns

a={$random}%256;

always #(CYCLE*10) //two random numbers per 100ns

b={$random}%256;

compare1 U1(.a(a),

.b(b),

.re(re1),

.reb(reb1),

.eq(eq1));

compare2_ass U2(.a(a),

.b(b),

.re(re2),

.reb(reb2),

.eq(eq2));

endmodule