异构多核Zynq处理器的伺服控制系统设计

2023年12月31日发(作者：莫名其妙近义词)

异构多核Ｚｙｎｑ处理器的伺服控制系统设计　洪瑞，叶春生　（华中科技大学材料成形与模具技术国家重点实验室，武汉４３００７４）　摘要：本文介绍了基于Ｚｙｎｑ的伺服控制系统设计，以ＺＹＢＯ板为核心，以基于Ｘｉｌｉｎｘ工具的软硬件协同设计为开发方　法，结合ＡＲＭ和ＦＰＧＡ各自的优势，对软硬件进行了明确划分，Ｚｙｎｑ片内ＦＰＧＡ端完成运动控制，ＡＲＭ端完成视频监　控等功能，ＡＲＭ和ＦＰＧＡ通过片内ＡＸＩ总线完成数据快速交换，实现了伺服系统的精确、快速控制，并使运动过程具有　良好的可视性。　关键词：软硬件协同设计；ＡＲＭ；ＦＰＧＡ；运动控制；视频监控　中图分类号：ＴＰ２７３　文献标识码：Ａ　Ｓｅｖｅｒ　Ｃｏｎｔｒｏｌ　Ｓｙｓｔｅｍ　Ｂａｓｅｄ　ｏｎ　ＨｅｔｅｒＯｇｅｎｅＯｕｓ　Ｍｕｌｔｉ—ｃｏｒｅ　Ｚｙｎｑ　Ｐｒｏｃｅｓｓｏｒ　Ｈｏｎｇ　Ｒｕｉ，Ｙｅ　Ｃｈｕｎｓｈｅｎｇ　（Ｓｔａｔｅ　Ｋｅｙ　Ｌａｂｏｒａｔｏｒｙ　ｏｆ　Ｍａｔｅｒｉａｌ　Ｐｒｏｃｅｓｓｉｎｇ　ａｎｄ　Ｄｉｅ＆Ｍｏｕｌｄ　Ｔｅｃｈｎｏｌｏｇｙ．　Ｈｕａｚｈｏｎｇ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ，Ｗｕｈａｎ　４３００７４，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｔｈｅ　ｄｅｓｉｇｎ　ｏｆ　ｓｅｖｅｒ　ｃｏｎｔｒｏｌ　ｓｙｓｔｅｍ　ｂａｓｅｄ　ｏｎ　Ｚｙｎｑ　ｉｓ　ｄｅｓｉｇｎｅｄ．Ｔｈｅ　ｓｙｓｔｅｍ　ｔａｋｅｓ　ＺＹＢＯ　ａｓ　ｔｈｅ　ｋｅｙ　ｐａｒｔ　ａｎｄ　ＣＯ　ｄｅｓｉｇｎ　ｏｆ　ｓｏｆｔ　ｗａｒｅ　ａｎｄ　ｈａｒｄｗａｒｅ　ｂａｓｅｄ　ｏｎ　Ｘｉｌｉｎｘ＇ｓ　ｔｏｏｌ　ａｓ　ｔｈｅ　ｓｙｓｔｅｍ　ｄｅｓｉｇｎ　ｍｅｔｈｏｄ．Ｉｎ　ｔｈｅ　ｓｙｓｔｅｍ，ｔｈｅ　ｓｏｆｔｗａｒｅ　ａｎｄ　ｈａｒｄｗａｒｅ　ｉｓ　ｃｌｅａｒｌｙ　ｄｉｖｉｄｅｄ　ｒｅ—　ｆｅｒｒｅｄ　ｔＯ　ｔｈｅ　ｆｅａｔｕｒｅｓ　ｏｆ　ＡＲＭ　ａｎｄ　ＦＰＧＡ．Ｔｈｅ　ｍｏｔｏｒ　ｃｏｎｔｒｏｌ　ｉｓ　ｉｍｐｌｅｍｅｎｔｅｄ　ｏｎ　ＦＰＧＡ　ａｎｄ　ｔｈｅ　ｖｉｄｅｏ　ｍｏｎｉｔｏｒｉｎｇ　ｉｓ　ｉｍｐｌｅｍｅｎｔｅｄ　ｏｎ　ＡＲＭ．Ａ　ｈｉｇｈ　ｂａｎｄ－ｗｉｄｔｈ　ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｂｅｔｗｅｅｎ　ＡＲＭ　ａｎｄ　ＦＰＧＡ　ｉｓ　ｉｍｐｌｅｍｅｎｔｅｄ　ｂｙ　ｕｔｉｌｉｚｉｎｇ　ＡＸＩ　ｂｕｓ　ｉｎ　Ｚｙｎｑ．Ｔｈｅ　ｐｒｅｃｉｓｅ　ａｎｄ　ｆａｓｔ　ｃｏｎｔｒｏｌ　ｏｆ　ｔｈｅ　ｓｅｒｖｏ　ｓｙｓｔｅｍ　ｉｓ　ｒｅａｌｉｚｅｄ，ａｎｄ　ｔｈｅ　ｍｏｔｉｏｎ　ｐｒｏｃｅｓｓ　ｉｓ　ｏｆ　ｇｏｏｄ　ｖｉｓｉｂｉｌｉｔｙ．　Ｋｅｙ　ｗｏｒｄｓ：ＣＯ—ｄｅｓｉｇｎ　ｏｆ　ｓｏｆｔｗａｒｅ　ａｎｄ　ｈａｒｄｗａｒｅ；ＡＲＭ；ＦＰＧＡ；ｍｏｔｏｒ　ｃｏｎｔｒｏｌ；ｖｉｄｅｏ　ｍｏｎｉｔｏｒｉｎｇ　引　言　伺服压力机是利用滑块机构将电动机的旋转运动转　变为滑块的直线往复运动，对坯料进行成形加工的锻压设　备，在现有的锻压设备中，伺服压力机所占的比例达到　８Ｏ％以上　］。伺服压力机的控制系统以快速、精确跟踪为　主要目标，实现对速度及位置精确有效的控制，是一种应　用十分广泛的控制系统。在较早的伺服控制系统设计中，　有采用ＰＣ＋运动控制板卡、ＰＣ＋ＰＬＣ等模式，后发展到　采用ＤＳＰ、单片机，或者ＡＲＭ等　］，这些控制方案核心均　１　系统结构与控制系统设计方法　１．１　系统结构　伺服控制系统由核心控制板ＺＹＢＯ（一款基于Ｚｙｎｑ　系列Ｚ一７Ｏ１０芯片的嵌入式开发板）、ＺＹＢＯ外围接口及　电平转换电路、开关电源、强电控制电路、伺服驱动器、伺　服电机组成。如图１所示，２２０　Ｖ市电经过空气开关ＱＦ　进入到开关电源和强电控制电路，开关电源完成从交流　２２０　Ｖ到直流２４　Ｖ和５　Ｖ电压转换。强电控制电路由交　为单核控制器。单核控制器在追求更复杂、更高精度、更　快速时有一定局限，而Ｘｉｌｉｎｘ推出的异构多核Ｚｙｎｑ系列　处理器，集成了ＡＲＭ处理器的软件可编程性与ＦＰＧＡ的　流接触器ＫＭ和直流接触器ＫＡ，以及一个常闭开关和一　个常开开关组成。伺服驱动器接收来自ＺＹＢＯ经过电平　转换后的方向控制信号和速度控制信号，并返回速度信号　至ＺＹＢＯ。　硬件可编程性，不仅可实现重要分析与硬件加速，还在单　个器件上高度集成ＣＰＵ、ＤＳＰ、ＡＳＳＰ以及混合信号功能。　Ｘｉｌｉｎｘ提供的软硬件协同设计解决方案，最大限度地发挥　了多核异构处理器的优势，利用Ｚｙｎｑ处理器不仅可以实　ＺＹＢＯ的核心Ｚｙｎｑ系列Ｚ一７０１０芯片拥有双核　ＡＲＭ　Ｃｏｒｔｅｘ—Ａ９处理器核和可编程逻辑单元（ＦＰＧＡ），　其中ＡＲＭ端移植嵌入式系统实现系统任务实时管理、人　机交互等功能，ＦＰＧＡ端实现运动控制，并通过动态重配　置可以实现不同外设接口的连接，高速片内ＡＸＩ总线实　现基本的伺服控制，还能满足功能更加多样化的伺服控制　系统的设计需求。　６　０　Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒｓ＆Ｅｍｂｅｄｄｅｄ　Ｓｙｓｔｅｍｓ　２０　１６年第７期　ｗｗＷ．ｍｅｓｎｅｔ．ｃｏｍ．ｃｒ７　

薯｜｜誊誊ｌ　ｔ　ｌ　誉｜　ｌ　霉镪　新器件新技术　《｜　强　｜彝强　镰簦臻　豫　缍魏奢撂辫Ｌ　．厂—］　一　一　Ｎ　Ｉ一一Ｉ　１　．　ｆ　—　Ｉ开关电源　咩　Ｉ　、　９＋Ｉ　２４Ｖ　上　［＝］Ｉ　ＫＭ　Ｉ接口及电平转换电路Ｉ　厂　图２　ＦＰＧＡ端运动控制框图　、　、　Ｌ　＼　７　＋　ｚ　Ｉ　Ｉ　ａｓｓｉｇｎ　Ｃｍｄ＝ｓｌｖｒｅｇ０Ｆ１：ｏ］；　／／读取控制命令　ｖｅｎ＝ｓｌｙａｓｓｉｇｎ　ＳｐｅｅｄＧｉｒｅｇｌ１－３１：Ｏ］；／／读取速度给定　／／存放当前转速　ＫＡ　ＺＹＢ０　ｓｌｙｒｅｇ２￣３１：０３＜一Ｓｐｅｅｄ—ＦＢ　最后利用Ｘｉｌｉｎｘ　Ｐｌａｔｆｏｒｍ　Ｓｔｕｄｉｏ工具将以上整个运　动控制部分封装成ＩＰ核，并添加到系统中，供ＡＲＭ端　访问。　图１　系统结构　２．１　ＰＩＤ控制器　ＰＩＤ控制器的核心思想是针对控制对象的控制需求，　现ＡＲＭ端和ＦＰＧＡ端数据传输。控制板ＺＹＢＯ上有　ＵＳＢ　２．０接口，通过ＵＳＢ　Ｈｕｂ对ＵＳＢ接口进行扩展，接　建立描述动态特性的数学模型，通过调整比例、积分、微分　三个方面的参数达到系统最佳响应和控制效果。本文采　入ＵＳＢ摄像头、鼠标和键盘，ＵＳＢ摄像头用来实时监控。　１．２控制系统设计方法　控制系统采用基于Ｘｉｌｉｎｘ工具的软硬件协同设计　］　方法，即在整个控制系统及定义的基础上，同时对软硬件　用数字位置式ＰＩＤ，位置式ＰＩＤ计算公式如下：　Ｐ（ｋ）：（Ｋ　＋Ｋ　＋Ｋ。）Ｅ（ｋ）＋　ＫＩ’∑Ｅ（ｋ）＋（一ＫＤ）Ｅ（ｋ一１）　根据公式绘制示意图，如图３所示。　设计和协调，包括软硬件的划分、软硬件的开发和联合调　试。Ｘｉｌｉｎｘ　Ｐｌａｔｆｏｒｍ　Ｓｔｕｄｉｏ完成硬件系统的设计搭建后，　最终在ＦＰＧＡ端完成运动控制，ＡＲＭ端实现对电机的给　Ｅ　定读写和对伺服系统运动部分的视频监控。　２　ＦＰＧＡ端设计实现　ＦＰＧＡ端实现伺服电机的运动控制，如图２所示。　ＡＲＭ通过片内ＡＸＩ总线向ＦＰＧＡ传输速度给定和控制　命令，ＦＰＧＡ通过片内ＡＸＩ总线向ＡＲＭ返回电机当前速　度。ＰＩＤ控制器通过计算速度给定与反馈速度偏差来输　出控制量值至脉冲模块，通过脉冲频率控制电机速度，方　向信号电平高低控制转向，ＦＰＧＡ输出速度脉冲和方向　信号。　给定接口和返回接口利用Ｘｉｌｉｎｘ　Ｐｌａｔｆｏｒｍ　Ｓｔｕｄｉｏ定　Ｐ（ｋ】　图３数字增量式ＰｌＤ示意图　制ＩＰ过程中申请的３个３２位寄存器，ｓｌｖ—ｒｅｇ０用来存放　控制命令，ｓｌｖ＿ｒｅｇｌ用来存放给定速度，ｓｌｙ—ｒｅｇ２用来存放　当前转速，部分关键代码如下：　ｐａｒａｍｅｔｅｒ　ＣＮＵＭ图３中，Ｙ（ｋ）为控制器输出，Ｒ（ｋ）为控制器给定，最后　利用Ｘｉｌｉｎｘ提供的Ｓｙｓｔｅｍ　Ｇｅｎｅｒａｔｏｒ实现数字ＰＩＤ调节器。　２．２脉冲模块　／／设置寄存器数量　／／设置寄存器位宽　ＲＥＧ＝３；　脉冲模块产生方波信号部分Ｖｅｒｉｌｏｇ代码如下（其中，　方向信号根据给定脉冲改变输出状态）：　ｐａｒａｍｅｔｅｒ　ＣＳＬＶ—ＤＷＩＤＴＨ＝３２；　敬请登录网站在线投稿　２０１６＃－ｇ　７期　《平　机　嵌入式条＇乇应冈》　６１　

ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｃｌｋ）　ｂｅｇｉｎ　利用ｉｏｒｅｍａｐ（ｒｅｓ一＞ｓｔａｒｔ，ｒｅｍａｐ—ｓｉｚｅ）完成从物理　地址到内核空间虚拟地址的映射，返回虚拟地址的首地址　为ｂａｓｅ　ａｄｄｒ。　ｉｆ（ｉ一一ｃｏｕｎｔｅｒ）／／频率控制字ｃｏｕｎｔｅｒ　ｂｅｇｉｎ　ｉ一０：　　ｐ　ｏｕｔ一～ｐｏｕｔ：利用ｓｔｒｕｃｔ　ｆｉｌｅ—ｏｐｅｒａｔｉｏｎｓ结构体将驱动程序里的功　能函数与系统调用关联起来。　ｓｔａｔｉｃ　ｃｏｎｓｔ　ｓｔｒｕｃｔ　ｆｉｌｅｏｐｅｒａｔｉｏｎｓ　ｐｒｏｃｍｙｃｔｒｌｏｐｅｒａｔｉｏｎｓ一｛　ｅｎｄ　．ｏｐｅｎ—ｐｒｏｃ—ｍｙｃｔｒｌｏｐｅｎ，　ｅｌｓｅ　．ｒｅａｄ—ｐｒｏｃｍｙｃｔｒｌｒｅａｄ，　—ｉ—ｉ＋１：　．ｗｒｉｔｅ—ｐｒｏｃｍｙｃｔｒｌｗｒｉｔｅ，　ｅｎｄ　．ｒｅｌｅａｓｅ—ｓｉｎｇｌｅｒｅｌｅａｓｅ　２．３正交解码及速度计算模块　正交解码模块由方向解码电路、４倍频电路　和加减　计数器组成，伺服驱动器返回Ａ、Ｂ两相正交脉冲，正转时　Ａ相超前Ｂ相９Ｏ。，反之，Ｂ相超前Ａ相９０。。根据电机的　运行状态，运用计数器对Ａ相和Ｂ相的上升沿和下降沿　进行加（正转）减（反转）计数。速度计算模块再根据编码　器值计算电机转速，根据给定转速和当前转速偏差，计算　转速偏差，最后将转速偏差送到ＰＩＤ控制器进行计算。　｝　其中，ｐｒｏｃ—ｍｙｃｔｒｌ—ｒｅａｄ关键部分如下：　ｓｔａｔｉｃ　ｓｓｉｚｅｔ　ｐｒｏｃｍｙｃｔｒｌｒｅａｄ（ｓｔｒｕｃｔ　ｆｉｌｅ＊ｆｉｌｅ，ｃｏｎｓｔ　ｃｈａｒｏｆｔｔｕｓｅｒ＊ｂｕｒ，ｓｉｚｅｔ　ｃｏｕｎｔ，ｌ　ｐｐｏｓ）｛……　ｃｈａｒｖａｌｕｅ　ｐｈｒａｓｅ［－１６１；　ｕｅ—ｉｏｒｅａｄ３２（ｂａｓｅａｄｄｒ）；ｓｐｅｅｄｖａｌ　／／读取速度　ｓｐｒｉｎｔｆ（ｖａｌｕｅｐｈｒａｓｅ，”　ｄ”，ｓｐｅｅｄｖａｌｕｅ）；　／／将整型数转换为字符串　ｃｏｕｎｔ—ｓｔｒｌｅｎ（ｖａｌｕｅｐｈｒａｓｅ）；　根据综合时序报告，ＦＰＧＡ端运动控制部分时钟频率设置　为９０．９　ＭＨｚ，给电机阶跃响应测试（空载），给定为电机　额定转速１５００　ｒ／ｍｉｎ，ＦＰＧＡ调整控制周期约为６Ｏ　ｓ，电　机转速约在５０　ｍｓ达到稳定，且响应过程无超调。　／／求字符串长度　ｉｆ（ｃｏｐｙｔＯｕｓｅｒ（ｂｕｆ，ｖａｌｕｅｐｈｒａｓｅ，ｃｏｕｎｔ））　／／将数据拷贝到用户区　······、　利用ｐｒｏｃ＿ｃｒｅａｔｅ（”ｍｙｃｔｒｌ”，０，ＮＵＩ　Ｉ一￣ｐｒｏｃｍｙｅｔｒｌ——　３　ＡＲＭ端设计实现　ｏｐｅｒａｔｉｏｎｓ）函数完成ｓｌａｖｅ＿ｉｐ驱动的虚拟文件接口创建，实　现应用层与内核的交互，实现应用层对该设备文件的读　图像采集及显示，蒌　向＼－　图　４　厂．１里　兰　Ｉ　写，设备文件名为“ｍｙｃｔｒｌ”。　令，并且读取ＦＰＧＡ塞返　ｌ　＼大－－电６　　流程如图　所示。＼　／　ｌＩ　甲　Ｌ＝　３．１　ＡＲＭ和ＦＰＧＡ　３．１．２应用程序对ｍｙｃｔｒｌ文件的读写　部分关键代码如下：　ＦＩＩ　Ｅ＊ｆｐ；　／／定义一个指向文件流的指针　／／打开文件　ｆｐ＝ｆｏｐｅｎ（”／ｐｒｏｃ／ｍｙｃｔｒｌ”，”ｗ”）；　ｆｗｒｉｔｅ（Ｂｕｒ，ｓｉｚｅｏｆ（ＢｕＤ，１，ｆｐ）；　／／用户程序写给定命令　数据交换　在ＦＰＧＡ端自定　图３．２系统运动部分视频监控　３．２．１　摄像头配置和采集流程　视频采集采用的是ＵＶＣ（免驱）摄像头，在Ｌｉｎｕｘ　２．６．３０以上的内核版本中均自带ＵＶＣ驱动，但需要手动　４　ＡＲＭ端程序主流程　义了运动控制ＩＰ——ｓｌａｖｅ—ｉｐ，系统给ｓｌａｖｅｉｐ在ＡＲＭ端　分配的物理地址范围为０ｘ　６２２０　００００～Ｏｘ　６２２０　ＦＦＦＦ，大　小为６４　Ｋｂ，ｓｌａｖｅ—ｉｐ将作为ＡＲＭ的ｉ／ｏ内存。ｓｌａｖｅ—ｉｐ　重新加载ＵＶＣ驱动模块（ＵＶＣ　ｉｎｐｕｔ　ｅｖｅｎｔｓ　ｄｅｖｉｃｅ　ｓｕｐ—　ｐｏｒｔ）到内核中，Ｌｉｎｕｘ终端进入当前内核源码目录下，输　中定义的３个用于和ＡＲＭ交换数据的寄存器ｓｌｙ—ｒｅｇ０、　ｓｌｖｒｅｇｌ、ｓｌｖｒｅｇ２，首地址为０ｘ　６２２０　００００，每个寄存器间　入“ｍａｋｅ　ｍｅｎｕｃｏｎｆｉｇ”进入图形化内核配置界面，在Ｄｅ—　ｖｉｃｅ　Ｄｒｉｖｅｒｓ一＞Ｍｕｌｔｉｍｅｄｉａ　ｓｕｐｐｏｒｔ一＞Ｍｅｄｉａ　ＵＳＢ　Ａｄａｐｔ—　＿偏移地址为４。　ｅｒｓ一＞ＵＳＢ　Ｖｉｄｅｏ　Ｃｌａｓｓ下选中“ＵＶＣ　ｉｎｐｕｔ　ｅｖｅｎｔｓ　ｄｅｖｉｃｅ　３．１．１　编写ｓｌａｖｅｉｐ驱动程序　—ｓｕｐｐｏｒｔ”，然后保存退出内核图形化配置界面，重新进行　币Ｕ用ｒｅｑｕｅｓｔ—ｍｅｍ—ｒｅｇｉｏｎ（ｒｅｓ一＞ｓｔａｒｔ，ｒｅｍａｐ—ｓｉｚｅ，　交叉编译，最终生成内核镜像，下载到ＳＤ卡ＦＡＴ３２启动　分区中　］。　ｐｄｅｖ一￣ｎａｍｅ））申请资源，使用从ｒｅｓ一＞ｓｔａｒｔ开始的、大　小为ｒｅｍａｐ—ｓｉｚｅ的、名字为ｐｄｅｖ一＞ｎａｍｅ的Ｉ／０内存　资源。　ＵＶＣ驱动是标准Ｖ４Ｌ２结构的驱动　，Ｖ４Ｌ２是　Ｌｉｎｕｘ环境下开发视频采集设备驱动程序的一套规范　６　２　Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒｓ＆Ｅｍｂｅｄｄｅｄ　Ｓｙｓｔｅｍｓ　２０　１６年第７期　ＷＷＷ．ｍｅｓｎｅｔ．ｃｏｍ．ｃｎ