算子设计方法缩小IC设计与制造间的“剪刀差”

2023年12月9日发(作者：太宗)

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ＮＥＷ　ＴＥＣＨＮＯＬＯＧＹ　Ｉ新技术聚焦　算子设计方法缩小ＩＣ设计与制造　间的“剪刀差”　ＩＣ设计方法学是缩／］ｘｌＣ设计技术与制造技术间“剪刀差”的有效途径。作为设计方法学的新探索，　算子设计的粒度大于标准单元，兼顾ＩＰ复用的一些属性，旨在提升ＩＣ设计效率和缩短ＩＣ设计时间。　■王新安　信息工程学院常务副院长　北京大学深圳研究生院　ＪＣ设计技术落后于制造技术　节点为代表的基于ＩＰ的设计。２００９年　程）基本包括六个步骤：１．Ｃ语言或Ｍ　形成的“剪刀差”是Ｉｃ设计方法的　３２ｎｍｉ［：艺已经成熟量产，预计２０１４　语言的算法理解与分析；２．算法分　研究起因。纵观ＩＣ设计的发展历史　年１二艺节点可望达到ｌ０ｎｍ。ＩＣ的设　析与设计优化，此步骤过程复杂、　方法学将如何发展，才能与工艺　个体差异大、失误多；３．关键模块　我们可以看到．ＩＣ设计方法的评价　计‘体系随着工艺节点发展而演变，设　技术相适应，成为Ｉｃ设计发展到今　设计与评估；４．ＲＴＬｆ七码设计；５．验　计方法与工艺节点相关。Ｉｃ的设计　天日益突出的问题　方法由最早的全定制设计，发展到　证过程，此过程工作量大，排错　Ｉ　Ｃ产品的生命周期逐渐缩短　难；６．后端设汁，工作馈大，优化　１　９８４年前后以１．０ｇｍ＿－Ｅ艺节点为代表　和快速上市的需求，设计复杂度和　闲难。　的门阵列设计，再到１９９４年前后以　ＮＲＥ费用的迅速提升，都驱动着ｌｃ　这样的设计流程势必使得ＩＣ　０．５ｇｍＳＫ艺节点为代表的标准单元设　设计方法学的研究。目前从算法到　设计存在周期长和成本高的问题。　计，以及１９９９年前后以０．２５ｇｍ工艺　ＩＣ的设计过程（或者说ＡｓＩｃ设计过　为了解决这个问题，现在很多ＥＤＡ　工具研究者和厂商，郜在寻求一　种南算法的高级语言（包括Ｊａｖａ、　Ｍａｔｌａｂ、Ｃ等）捕述直接得到ＲＴＬ代　码描述的高层次综合设汁方法，　并且已经初见成果。其中有Ｍｅｎｔｏｒ　公司的Ｃａｔａｐｕｌｔ、Ｓｙｎｏｐｓｙｓ公司的　Ｓｙｎｐｈｏｎｙ　ＨＬＳ和加州大学圣地亚哥　分校和尔湾分校（］￣ＪＳＰＡＲＫ　ｆＣ　ｔｏ　ＲＴＬ　ＶＨＤＬ）等。　Ｃ　ａｔａＰｕＩｔ兼容ＳＹ　Ｓｔｅｍ　Ｃ；　Ｓｙｎｏｐｓｙｓ公司的Ｓｙｎｐｈｏｎｙ　ＨＬＳ提出　了独特的Ｍ语言和基于模型的综合　法，与传统ＲＴＬ流程相比，能够为通　信和多媒体应用提供高达１　０倍或更　高的设计和验证能力。目前高层次　综合的产品刚刚进入市场，还需要　王新安：ＩＣ设计方法学的进步是缩小ｌＣ设计技术与制造技术之间“剪刀差”的有效途径。　时间完善。　集成电路应用Ｉ　２３　新技术聚焦］ＮＥＷ　ＴＥｃＨＮ。Ｌ。ＧＹ　有功能的需要，设计人员可以采用　子与运算算子，形成数据流结构。　述和验证；　交叉开关和总线。　４．控制算子　算子的提出　回顾ＩＣ设计方法学的发展历　基于算子的上层语言对算法进行描　其实现形式主要有三种：多选器、　程，全定制是基于ＭＯＳ管的设计，　门阵列是基于逻辑门的设计，标准　单元是基于触发器的设计……可以　２．支持算法的实现　种类完备但是数量有限的算　控制算子的作用是正常控制数　发现随着Ｉｃ的复杂性逐渐提高，Ｉｃ　子既能够支持卜层语言描述中刈‘运　据流的流动。其实现形式有三种：　设计的基本　元的粒度也越来越　算、存储、控制和数据路径的捕　计数器、状态机和微指令字。控制　大。粒度的增大带来的直接影响就　述．并且可以基于算子描述进行优　输出内容包括运算算子动态重构信　是加快了ＩＣ的设计速度。ＩＰ核的使用　化和验证；　息、存储算子ＡＧＵ的配置信息、链　通过复用来加速Ｉｃ设计。但是在以　“应用需求决定硬件结构”的ＡＳＩＣ　３．能够加速设计和验证　接算子的配簧信息，实现对其他算　５．时钟算子　时钟箅子是驱动和定时部件，　设计人员利用箅子完成算法的　子的控制。　设计中，设计实践表明仅由ＩＰ核的复　功能描述后，对应的硬件设计也同　用来提升设计效率还是不够的，因　时完成。因为所有算子均是预先全　为基于ＩＰ的设计仍然显示出了其灵活　定制的且已被验证正确的单元．【大１　用于产生供所述控制算子部件和处　性的不足。我们提　的粒度大于标　此将缩短设计和验证的时问，设计　理算子的时钟信号，所述时钟信号　准单元的算子设计概念，也是从提　人员只需要保证基于算子的描述和　还包含控制时钟起停和控制时钟频　升设计效率的角度出发，兼顾ＩＰ复用　映射过程的正确即可，从而将大大　率的信号。　的一些属性。　加速设计和验证过程。　算子设计方法学　ｌｃ的算子设计过程可以概括为　箅子设计方法希望从数学上能　够支持算法的描述，为实现算法到　算子的种类　箅子语言、算子结构的自动化翻译　提供支撑。算子的特点如下：　１．粒度更大　１．运算算子　将Ｃ、Ｍａｔｌａｂ等高级语言或者流程　运算算子支持算术逻辑、移位　图的算法描述转化为算子描述并在　等运算功能的实现，称为基本运箅　算子结构上进行优化设计的过程。　每个算子都具有一定功能，它　算子。针对不同应用会有专门的算　由于算子已经预先设计并验证，因　是一种函数运算的符号表示。整个　子支持，比如媒体处理中相减取绝　此算法的算子描述可以快速或者自　算子体系能够支持算法描述中的所　对值、求平均值、同定系数滤波运　动完成设计验证过程。对于特定领　算等复杂但很常用的运算，这些运　域，比如通信或媒体，可以设计一　算算子称为扩展运算算子，它们由　些更好支撑算法实现的扩展算子或　基本运算算子搭建而成。　２．存储算子　算法中的不同阶段对数据处理　得在每个阶段中数据的存储格式和　方式不同，存储算子则针对这类需　算子ＩＰ，从而更大程度地加速和优化　设计过程。　算子设计方法学的关键流程如　１．算法分解　将数据流算法的流程图或者Ｃ、　的顺序和排列是不一样的，从而使　图所示，主要步骤如下：　ｌａｂ等高级语言描述形式，　求实现数据不同存储格式和方式的　Ｊａｖａ、Ｍａｔ转换。提取出不同应用中基本且常　划分为若干个子算法过程。　用的存储格式和转换方式，比如串　并转换、并串转换、队列结构、堆　支持。　３．路径箅子　算子设计方法学的关键流程　２．标注时间　对各个子算法过程标注完成该　描述来标注时间。　栈结构等，存储算子将对它们进行　过程所需要的时间，用户根据系统　３．生成算子时空图　（下接２６页）　路径算子的作用是连接存储箅　２４『集成电路应用　新技术聚焦Ｉ　Ｎ　ⅣＴＥｃＨＮ。Ｌ。ＧＹ　品组合转入更　ＦＰＧＡ结合，一起提供高带宽、低延　ＲＬＤＲＡＭ　２产　时网络存储解决方案。　Ａｌｔｅｒａ组件产品营销资深总监　先进的５　０　ｎ　ｍ　Ｌｕａｎｎｅ　Ｓｃｈｉｒｒｍｅｉｓｔｅｒ表示：　“Ａｌｔｅｒａ　工艺，提高系　的２８ｎｍ　Ｓｔｒａｔｉｘ　Ｖ　ＦＰＧＡ包括新的硬　统性能，降低　化数据通路．针对美光内存设有高　系统功耗，预　性能、低延迟接口。ＲＬＤＲＡＭ　３内　计将在２０１　０年　存的发布让我们的内存带宽可高达　第四季度开　１６００Ｍｂｐｓ，为行业内最高速度，大　始对其５　０　ｎ　ｍ　幅降低了延时。美光新的存储产品　ＲＬＤＲＡＭ　２产　　搭￣Ａｌｔｅｒａ新的内存接口架构是一项　品进行抽样。美光的ＲＬＤＲＡＭ产品路线图　重要技术成果，是我们与美光多年　Ｆｒａｎｋｌｉｎ介绍说，美光已经采取　５７６Ｍｂ　ＲＬＤＲＡＭ　２采　ｆｒＨ　１４４ｕＢＧＡ￣，］　多项措施，确保客户顺利完成新旧　装，而ＲＬＤＲＡＭ　３采用１　６９焊球的　产品过渡。例如，ＲＬＤＲＡＭ　３正在　ＦＢＧＡ封装。　Ｆｒａｎｋｌｉｎ强调，考虑到当前市　技术合作的一项巅峰之作。”　从ＲＬＤＲＡＭ　２到ＲＬＤＲＡＭ　３的平滑　使用ＤＤＲ３　Ｉ／Ｏ（基于ＳＳＴＬ的Ｉ／Ｏ、读　过渡　访问校准寄存器等）和ＲＬＤＲＡＭ　２功　场对ＲＬＤＲＡＭ　２系列的需求，以　ＲＬＤＲＡＭ　３将采用５０ｎｍｌ丁岂，预　能（命令协议、ＳＤＲ寻址等），提供开　及客户漫长的设计周期，美光承诺　计将在２０ｌ１年上半年开始抽样，目　发人员熟悉的电压值（１．３５Ｖ内核电压　为ＲＬＤＲＡＭ　２提供长期的技术支　前美光正在与客户合作，征求其对　／１．２Ｖ　ｌ／０外设电压），为客户在设计　持。美光目前对ＲＬＤＲＡＭ　２产品线　ＲＬＤＲＡＭ　３内存设汁的意见。对于　中使用ＲＬＤＲＡＭ　３提供更多方便。　的投入和支持有助于增强目前使朋　现有的ＲＬＤＲＡＭ　２，荚光承诺将　ＲＬＤＲＡＭ　２的引脚和ＲＬＤＲＡＭ　３的　ＲＬＤＲＡＭ　２产品同时还考虑在下一　继续提供高水平的技术支持，并且　引脚不兼容，主要原因是ＲＬＤＲＡＭ　代产品使用ＲＬＤＲＡＭ　３的客户对美　计划　期生产该产品。美光正将其　３提供更强的功能和性能，特别是　光的信心。■　（上接２４页）　选择复用面积较小的算子。在算子　满足时间约束的结果将代表其硬件　的最优结果。　６．验证提交　生成算法（包含各个子算法）的算　聚类过程中，这两种【大１素都需要考　实现代价最小，就是本步骤优化出　　子时空图。将一个算法描述用算子　虑到。完全平铺开，没有任何复用．算法　的完成速度将最快，但这带来的代　４．聚类压缩　根据各个子算法过程的时间标　验证算法功能和算子设计的一　致性。　　价将是很高的面积成本和功耗，这　注，在算子时空图中进行聚类压缩，ＩＣ设计方法学的进步是缩小　当然不是我们所希望的。我们希望　通过增加控制算子和数据路径算子来　在满足用户时序要求的前提下．最　提高存储算子和运算算子的复用，使　ｌｃ设计技术与制造技术之间“剪刀　ｃ制造丁艺进入　大地减小面积和功耗需求，所以需　各个子算法过程的完成时间尽量与算　差”的有效途径。ＩＣ设计方　要复用一些算子。这样就需要在每　法过程标注的时间接近，即尽量减少　９０ｎｍ以后，迫切需要新的Ｉ　法学的诞生。算子设计方法是ＩＣ设　个算子执行相应的功能上加上其执　运算和存储算子的数量。行时间的标注，在聚合映射中根据　执行时间复用算子，使之总体箅法　执行时间最接近于实际要求时间，　５．算子聚类优化　块步骤，都会产生不只一种结果，　计方法的一种探索，这种方法旨在　速度，希望可以缩短现有设计流程　聚类压缩步骤和生成算子功能　提升从高级语言向下层硬件映射的　这就是算子的时间图。空间图是对　因此，需要根据时间、面积、功耗　需要的时间。■　集成　算子面积的定义，即在算子聚类映　等参数进行优化，按用户定义的指　《本文由雍姗栅根据Ｉ薪安在深蝴｜ｉＳ能（执行Ｈ，ｔｌＮ）￣｝出顺序，恰好　电路　耨应用震上的演讲编辑整理　）　射时，根据算子的面积进行聚类，　标如　２６　Ｉ集成电路应用　

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