AIS信号射频直接采样与数字下变频设计与实现

第２５卷 第２０期

Ｖｏ１．２５ Ｎｏ．２０ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ｅｎｇｉｎｅｅｒｉｎｇ

电子设计工程

２０１７年ｌ０月

Ｏｃｔ．２０１７

ＡＩＳ信号射频直接采样与数字下变频设计与实现

王鸿曦，刘光祖，王建新

（南京理工大学电子工程与光电技术学院，江苏南京２１００９４）

摘要：本文为船舶自动识别系统射频直接采样（ＲＦ）后的ＡＩＳ信号处理提供了可行性方案。该方案

将ＣＨ８７Ｂ（ＡＩＳ１）和ＣＨ８８Ｂ（ＡＩＳ２）两个信道的信号通过两次数字下变频（ＤＤＣ）搬移到基带上，并

采用多级抽取滤波设计方法，分离出两个信道的低速率ＡＩＳ信号。通过在Ａｒｔｉｘ７系列的ＸＣ７Ａ１００Ｔ

上进行了ＦＰＧＡ实现和大量反复测试后，结果表明，该设计有效减少了硬件资源的消耗，同时也达

到了设计指标的要求。

关键词：软件无线电；中频采样；ＡＩＳ信号；数字下变频；ＦＰＧＡ

中图分类号：ＴＮ９２７ 文献标识码：Ａ 文章编号：１６７４—６２３６（２０１７）２０—００６４—０４

ＲＦ ｐａｓｓｂａｎｄ ｓａｍｐｌｉｎｇ ａｎｄ ＤＤＣ ｐｒｏｃｅｓｓｉｎｇ ｏｆ ｔｈｅ ＡＩＳ ｓｉｇｎａｌ

ＷＡＮＧ Ｈｏｎｇ－ｘｉ，ＬＩＵ Ｇｕａｎｇ—ＺＵ，ＷＡＮＧ Ｊｉａｎ—ｘｉｎ

（Ｓｃｈｏｏｌ ｏｆＥｌｅｃｔｒｏｎｉｃ ａｎｄ Ｏｐｔｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｎａ ｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｆＳｃｉｏｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，Ｎａｎｊｉｎｇ

．

２１００９４，Ｃｈｉｎａ）

Ａｂｓｔｒａｃｔ：Ａ ｆｅａｓｉｂｌｅ ｓｃｈｅｍｅ ｆｏｒ ｔｈｅ ＡＩＳ ｓｉｇｎａｌ ｂａｓｅｄ ｏｎ ｔｈｅ ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ（ＲＦ）Ａ／Ｄ ｓａｍｐｌｉｎｇ ｉｓ ｐｒｏｖｉｄ—

ｅｄ ｉｎ ｔｈｉｓ ｐａｐｅｒ．Ｔｈｅ ｓｉｇｎａｌｓ ｆｒｏｍ ｔｈｅ ｃｈａｎｎｅｌｓ ｏｆ ＣＨ８７Ｂ（ＡＩＳ１）ａｎｄ ＣＨＳ８Ｂ（ＡＩＳ２）ａｒｅ ｍｏｖｅｄ ｔｏ ｂａｓｅ—

ｂａｎｄ ｒｆｅｑｕｅｎｃｙ ｔｈｒｏｕｇｈ ｔｈｅ ｄｉｇｉｔａｌ ｄｏｗｎ ｃｏｎＶｅｒｓｉｏｎ（ＤＤＣ）．Ｔｈｅ ｍｕｌｔｉ—ｓｔａｇｅ ｄｅｃｉｍａｔｉｏｎ ｉｆｌｔｅｒ ｉｓ ｕｓｅｄ ｔｏ ｄｅ—

ｐａｒｔ ｔｈｅ ｔｗｏ ｌｏｗｓｐｅｅｄ ＡＩＳ ｓｉｇｎａｌｓ ｆｒｏｍ ｅａｃｈ ｏｔｈｅｒ．Ａｓ ａ ｒｅｓｕｌｔ，ａｆｔｅｒ ｔｈｅ ＦＰＧＡ ｒｅａｌｉｚａｔｉｏｎ ｏｆ ｔｈｅ ｓｃｈｅｍｅ

ｂｙ ＸＣ７Ａ１００Ｔ ｂａｓｅｄ ｏｎ ｔｈｅ Ａｒｔｉｘ７ ａｎｄ ｐｌｅｎｔｙ ｏｆ ｔｅｓｔ，ｉｔ ｉｓ ｅｆｆｅｃｔｉｖｅ ｆｏｒ ｓｌｏｗｉｎｇ ｄｏｗｎ ｔｈｅ ｒａｔｉｏ ｏｆ ｔｈｅ ｓｉｇｎａｌ

ａｎｄ ｒｅａｃｈｉｎｇ ｔｈｅ ｄｅｓｉｇｎ ｉｎｄｉｃｅｓ．

Ｋｅｙ ｗｏｒｄｓ：ｓｏｆｔｗａｒｅ ｄｅｆｉｎｅｄ ｒａｄｉｏ；ｉｎｔｅｒｍｅｄｉａｔｅ ｆｒｅｑｕｅｎｃｙ；ＡＩＳ ｓｉｇｎａｌ；ｄｉｇｉｔａｌｆｒｅｑｕｅｎｅｙ ｄｏｗｎ ｃｏｎｖｅｒ—

ｓｉｏｎ：ＦＰＧＡ

船舶自动识别系统以船舶为载体保障ＡＩＳ设备

其中传统的模拟下变频稳定因素差，存在混频器非

之间相互通信，装有ＡＩＳ设备的船舶能够自动将自身

线性及本地振荡器不稳定等诸多麻烦［５１。

信息向其他设备发送，并接收其他设备发出的信息，

随着ＡＤＣ器件及天线性能的日趋优化，模拟接

给船舶的航行和安全提供辅助信息ｎ 。国际电信联 收部分也随之减少。为了使ＡＩＳ接收机具有更大灵

盟（ＩＴＵ）将海Ｅ ＶＨＦ频段分配给ＡＩＳ两个 酋，ｌｆＯ ＣＨ８７Ｂ 活性和应用于不同场景，基于软件无线电技术的接

（ＡＩＳ１，１６１．９７５ＭＨｚ）和ＣＨ８８Ｂ（ＡＩＳ２，１６２．０２５ ＭＨｚ）。

收机越来越受到重视。本文研究ＡＩＳ信号射频直接

ＡＩＳ信号带宽为２５ｋＨｚ，发射功率为１２．５ ｗ，信息传

采样和数字下变频技术，采用多级下变频和多级抽

分离出两个ＡＩＳ信道的低速率ＡＩＳ 取滤波设计方法，

输速率为９ ６００ ｂｐｓｔ ，ＡＩＳ信号采用高斯最小频移键

控（ＧＭＳＫ）调制，时宽带宽积Ｂ Ｔｂ＝０．４，ＧＭＳＫ信号 信号供后续信号进行基带解调与信息提取，并在

有效减少了硬 ＦＰＧＡ实现中采用滤波器复用等方法，

的特点是具有恒定的包络，且频谱利用率较高 。传

同时也减少了信号的延时。 件资源的消耗，

统ＡＩＳ系统针对两个信道分别设置模拟接收机，两

个接收机将天线所接收到的信号进行放大、下变频、

去除载波后再进行Ａ／Ｄ转换到数字基带进行处理。

收稿日期：２０１６—０９—０７ 稿件编号：２０１６０９０７２

１射频直接采样与数字下变频设计

ＡＩＳ接收机系统包括射频接收前端、Ａ／Ｄ转换、

作者简介：王鸿曦（１９９１ ，女，江苏南京人，硕士研究生。研究方向：信号处理与通信。

一

６４—

王鸿曦，等ＡＩｓ信号射频直接采样与数字下变频设计与实现

Ｉ１（ｎ）－｛－ｊＦＱ１㈤和 （ｎ）＋ 。 （ｎ）（考虑到星载情形，复基带 Ｆ

下变频处理、基带处理解调等部分［６１，本文考虑Ａ／Ｄ

采样和数字下变频处理，原理框图如图１所示。Ａ／Ｄ转

信号可以包含最大变化范围为±４ ｋＨｚ的多普勒频移

换器以 ＝４８ ＭＨｚ的采样频率对滤波放大后的ＡＩＳ射

川）。系统设计要求输出复基带信号的数据率为８倍

频信号ｒ 进行Ａ／Ｄ转换，经过正交下变频和相应的

ＡＩＳ信号符号率，即７６．８ ｋＨｚ，因此下变频处理中必须

低通滤波后得到包含ＡＩＳ１和ＡＩＳ２两个信道的低中 包含抽取因子为Ｄ＝４８ＭＨｚ／７６．８ｋＨｚ＝６２５的抽取。

频复信号，再经过复数正交下变频和相应的低通滤

为了减少硬件资源开销，我们采用多级滤波抽取的

波后输出两个信道ＡＩＳ１和ＡＩＳ２的复基带信号

方法，分别包含在滤波抽取（Ｉ）和滤波抽取（ＩＩ）两个

图１射频采样与数字下变频处理原理框图

模块中。 ．

１．１射频直接采样与正交下变频

ＡＩＳ１和ＡＩＳ２两个信道的信号。通过采样频率为

ｉｓ＝４８ ＭＨｚ采样后频谱搬至１８ ＭＨｚ处嘲，如图２（ｂ）

射频信号ｒ 的频谱如图２（ａ）所示，ＡＩＳ信号包

所示，两个信道的中心频率分别为１７．９７５ ＭＨｚ和

含载波频率分别为１６１．９７５ ＭＨｚ和１６２．０２５ ＭＨｚ的

１８．０２５ ＭＨｚ，再对信号进行正交下变频（本振频率为

图２ ＡＩＳ信号采样前、采样后、下变频后的频谱

１８ ＭＨｚ）和滤波。 在ＦＰＧＡ实现时减少存储单元。

数字正交下变频可通过数控振荡器（ＮＣＯ）产生 １，３滤波器的设计考虑

两个相互正交的本振信号： 由于抽取倍数 为６２５倍，因此如果数字下变

。㈨＝ｃｏｓ（２＇ｎｘ × ； ：０，１，２，…．．．）； 频后直接进行抽取的话，抽取滤波器阶数可以用下

ｓ

式估计：

ｓ（ｎ）＝ｓｉｎ（２＂ｔｒｘ睾× ； ＝０，１，２，…・．）； （１】 Ｎ＞Ｉ－２…０ｌｇ…６－７…．９５．：６ １２６ （２）

Ｊ ｓ ｌｑ・３ｕ‘ ｜１ ｓ

其中 ＝１８ ＭＨｚ。 其中，ＡＵ＝Ｌ－Ｌ，通带频率 ＝１０ ｋＨｚ，止带频率

正交下变频的信号经过抽取滤波（Ｉ）（此模块在 ：３８

４ ｋＨ ，波纹６：０．０１。

．

—

下节讨论）后的频谱如图２（ｃ）所示，￣＃ＡＩＳ１ 可见

滤波器由于阶数过高变得无法实现，为此

和ＡＩｓ２两个信道的信号，它们的中心频率分别为 我们采用多级抽取滤波进行级联的方法

分配到图１

２５ ｋＨｚ￣２５ ｋＨｚ。 中抽取滤波（Ｉ）和抽取滤波（ＩＩ）模块中实现

，

，

。

如上所述，信号ｙ，（ ＋Ｊｙ （ｎ）包含两个信道的ＡＩｓ ２ ＡＩＳ信号接收系统的抽取与滤波设计

信号，为了分离出这两个ＡＩＳ信号，进行两次复正交 上章节图１所示的滤波抽取分为两个模块

一

把

下变频，复正交下变频中心频率分别为２５ ｋＨｚ和 总抽取倍数 ６２５分解成Ｄ ｘＤ，ｘＤ ：２５ ｘ ５ ｘ ５

抽

２５ ｋＨｚ，再通过抽取滤波（ＩＩ）处理后输出最终要求 取滤波（Ｉ）模块包含了两次滤波

两次抽取，抽取滤

，

，

、

的信号。 波（ＩＩ）模块为两次低通滤波与一次 倍抽取

。

以下

本振频率产生的方法类似于式（１），根据三角公 两节将分别介绍抽取滤波的这两个模块：

式的性质，两个信道余弦函数序列完全相同，正弦函 ２

１抽取滤波（Ｉ）模块

数互为相反数，直接取反输出后与信号相乘，有利于 本模块如图３所示

实现Ｄ，ｘＤ，：ｌ２ 抽取，分

，

，

一

６５—

《电子设计工程》２０１７年第２０期

成 和 两次滤波抽取： 少需要２５个乘法器。

经过１３３倍抽取后的数据率为８倍过采样率，即

７６．８ ｋＨｚ，数据率的减少有效降低了ＦＩＲ３的滤波阶

图３抽取滤波（Ｉ）模块

数。为了得到ＡＩＳ信号还需通过低通滤波ＦＩＲ３将干扰

和噪声滤除干净，ＦＩＲ３低通滤波器设计中，通带频率

ＣＩＣ滤波器是一种高效简单的滤波器，其滤波

满足 ≥Ｂｂ：１０ ｋＨｚ（包含多普勒频移最大为４ ｋＨｚ），

结构本质上只有相加和延时，相比于低通滤波器简

而阻带频率尽可能接近信号的截止频率，阻带衰减

化了硬件结构，还减少了调用乘法器带来的延时，因

此适用于高速率信号处理的第一级滤波抽取 。

ＣＩＣ的抽取因子选取Ｄ ＝２５，抽取后的数据率降

低为后续信号处理分担压力。抽取倍数 与ＣＩＣ滤

波阶数并不相互独立，当滤波阶数与抽取倍数相等

时，硬件实现上可以将输入的 个数据组成堆栈直

接相加输出，而无需重复调用这些数据引起资源的

消耗 。因此滤波阶数选定之后，抽取因子随之选

定 “。

单级ＣＩＣ滤波器的旁瓣抑制比较小，其阻带衰

减程度并不理想，本文采用两级级联的方式增加主

旁瓣比ｎ２１。信号经过ＣＩＣ滤波抽取后数据率降为

１＝ｆ，／Ｄｌ＝１．９２ ＭＨｚ。

为达到 抽取，信号还需进行ＦＩＲ１滤波，根据

输入信号频谱，考虑到信号存在±４ ｋＨｚ范围内的多

普勒频偏，ＦＩＲ１此时的通带频率取为ｆ ＝ ｏ ３５ ｋＨｚ； 为

了防止抽取产生信号混迭，止带截止频率 ，由抽取

因子确定，即／２Ｄ：＝１９２ ｋＨｚ，根据指标止带衰

＝

．

．

减取６，＝４５ ｄＢ，根据上述条件设计所得的滤波阶数

为１９阶（硬件资源消耗较少）ｎ。 ４］。为了节省乘法器

的开支，在实现时采用乘法器复用的方法（在第４节

具体阐述），实现滤波乘法器复用大大减少ＦＰＧＡ的

压力提高运算效率。

２．２抽取滤波（Ⅱ）模块

本模块如图４所示，实现Ｄ ＝５倍抽取以及ＦＩＲ２

和ＦＩＲ３两次滤波：

图４抽取滤波（１Ｔ）模块

抽取滤波的设计思路同上，ＦＩＲ２通带频率

＝１０ ｋＨｚ，止带截止频率由抽取因子确定，即

＝

ｆｓ ／２Ｄ ＝３８．４ ｋＨｚ，得到通带衰减为３ ｄＢ，阻带衰

减４５ ｄＢ的２５阶滤波器，从直接型滤波结构来看至

一

６６一

取为５５ ｄＢ，此时２８阶滤波器可以满足要求。两次

下变频和多级滤波抽取的形成了完整的ＡＩＳ接收机

的框架，在硬件消耗和指标上均是可行的。

在噪声一定的环境下（Ｅｂ／ＮＯ＝１３ ｄＢ）ＡＤ采样

后的数据通过本文所设计的多级下变频和抽取滤

波，所得频谱如图５所示，频谱具有ＧＭＳＫ频谱的基

本特征。图６为一帧ＡＩＳ信号的时域波形的部分截

取（便于与后文ＦＰＧＡ实现图做比较），再通过测试

解调结果得出其正确性。

图５下变频系统最后得到的ＡＩＳ频谱

图６下变频系统最后得到的ＡＩＳ时域图

王鸿曦，等ＡＩＳ信号射频直接采样与数字下变频设计与实现

３数字下变频的ＦＰＧＡ实现

ＡＩＳ信号通过合路器合路后再经过１００ ｄＢ的衰减送

到射频输入端，射频前端对信号进行滤波和放大后

Ｄ转换器。读取上位机最终的解调结果与原 送至Ａ／

本文Ａ／Ｄ转换器采用分辨率为１４位的ＡＤ９６４９，

通过多次反复调整频率和大量实 始信号进行比对，

ＦＰＧＡ采用Ａｒｔｉｘ７系列的ＸＣ７Ａ１００Ｔ。本文中下变频

最终解调成功率均在９８．７％以上，达到了测试指 验，

的载波固定，利用ＲＯＭ存储ＮＣＯ产生的１４位量化

标要求。

信号更便捷。同理，复正交下变频ＮＣＯ量化位数为

１６位，通过一个ＲＯＭ存储器演变为４路正交信号。

ＣＩＣ滤波器通过形似先进先出的堆栈结构来实

现，通过两级ＣＩＣ级联的方式在每级扩展一位，最终

４结束语

本文通过两级下变频、多级抽取滤波以及乘法

输出信号位宽为１６位。

抽取可以通过与滤波器中乘法器复用一起实 采样和下变频滤波处理算法，减少了ＦＰＧＡ资源的

现。为了降低资源消耗，滤波器的实现主要采用了 开销。测试表明本设计达到了系统设计要求，为基

乘法器复用的方法。滤波器中乘法器的复用有两种

方法，其一是利用标志位控制乘法器的逻辑时间顺

序来实现，另一种方法利用了高效网络结构，实现时

采取抽取前的时钟作为采样率，用抽取之后数据率

作为输出频率，即将乘法器运算安排在低抽样率的

一

端（本文采用第二种优化方式）。例如本文ＦＩＲ１

中，进人滤波器的信号数据率为３８４ ｋＨｚ，将滤波器 ［Ｊ］．舰船科学技术，２０１６（３８）：１３１—１３５．

工作时钟设为１．９２ ＭＨｚ，即可实现乘法器的复用。 ［３】郑力，钟杰．基于ＦＰＧＡ的ＡＩＳ中频收发信机设计

全文中两次抽取滤波的实现均采用了乘法器复用的

方法减少ＦＰＧＡ的硬件压力。

若将与此前仿真相同的射频采样数据存人

ＲＯＭ中，通过下变频和抽取滤波的过程的实现，最

终得到的Ｍｏｄｅｌｓｉｍ仿真图。由图可知，ｒ （ 、ｒ ，㈤为

信道ＡＩＳ２需要解调的ＧＭＳＫ波形。通过对比图６、

图７可知，信号实际载波频率为１６２．０２５ ＭＨｚ

（ＡＩＳ２），其结果与仿真完全一致。

一

Ｖ ／ 、

一

ｔ 人 八

图７ ＡＩＳ２下变频后的时域谱ＦＰＧＡ实现图

整个设计的ＦＰＧＡ资源消耗如下：乘法器为１８％

（４４个），存储单元为１０％，ＬＵＴ（查找表）为４％，达到

了设计要求的同时消耗的资源较少，乘法器资源的

减少带来了延时的减小，约４６个时钟。

为了验证本文的设计方案是合理可行的，本文

对ＡＩＳ接收机进行了瞬时动态范围测试。测试中使

用两台ＡＩＳ信号源，第一台产生出信号频率为

１６２．０２５ ＭＨｚ的ＡＩＳ２信号（功率为一１２ ｄＢｍ），第二台

产生出信号频率为１６１．９７５ ＭＨｚ的ＡＩＳ１信号（功率

为３３ ｄＢｍ，功率相比于ＡＩＳ２信号高出４５ ｄＢｍ），两路

器复用等方法，设计并实现了ＡＩＳ信号的射频直接

于软件无线电技术的接收机提供了方案，被证明是

有效可行的。

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（下转第７１页）

一

６７—

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Ｍｏｄｉｆｉｃａｔｉｏｎ ｏｆ Ｃａｓｃａｄｅｄ Ｉｎｔｅｇｒａｔｏｒ Ｃｏｍｂ Ｆｉｌｔｅｒ Ｍｕｌｔｉｐｕｒｐｏｓｅ Ｄｉｇｉｔｌａ Ｆｉｌｔｅｒ Ｄｅｓｉｇｎ Ｂａｓｅｄ ｏｎ ＦＰＧＡ

［ｃ］／／Ｗａｓｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ ［ｃ］／／ＩＥＥＥ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ

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