jtag接口

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JTAG技术俗称边界扫描技术，是近代发展起来的高级测试技术。

随着电子技术的高速发展，电路已经进入超大规模时代，芯片的封装技术也日新

月异，从最初的DIP到QFP，已经当今的BGA，电路的物理可测试性正在逐渐消

失。

为了寻找更先进的测试技术，1985年，IBM、AT&T、TexasInstruments、Philips、

Siemens、Alcatel、Ericsson等几家公司联合成立了JETAG(JointEuropeanTest

ActionGroup欧洲联合测试行动小组)，并提出边界扫描技术。通过存在于器件

输入输出管脚与内核电路之间的BSC(BoundaryScanCell)对器件及其外围电路

进行测试。

1986年，一些欧洲之外的其他公司加入该组织，JETAG组织的成员已不仅仅局限

在欧洲，所以该组织名称由JETAG更改为JTAG。

1990年，IEEE(InstituteofElectricalandElectronicsEngineers，美国

电气和电子工程师协会)正式承认JTAG标准，命名为IEEE1149.1-1990。

JTAG主要有以下几个方面应用：

1).互连测试。判断互连线路是否存在开路、短路或固定逻辑故障。

2).可编程器件的程序加载。如FLASH、CPLD、FPGA等器件的加载。

3).电路采样。器件正常工作时，对管脚状态进行采样观察。

JTAG测试一般使用标准的TAP(TestAccessPort)连接器,如下图所示。

A).1号脚为TCK。JTAG测试参考时钟，由JTAG主控制器提供给被测试器件，该

信号需要下拉处理，下拉电阻不能小于330ohm，一般选择1Kohm。之所以TCK

要下拉处理，是因为JTAG测试规范规定：在TCK为低电平时，被测试器件的TAP

状态机不得发生变化。所以，默认状态下，TCK必须为低电平，使TAP状态机保

持稳定。最小驱动电流为2mA。

B).2号脚为GND。使用时直接连单板的GND即可。

C).3号脚为TDO。JTAG测试数据输出管脚，JTAG主控制器从此管脚输出测试数

据给被测试器件，JTAG主控制器的TDO接被测试器件的TDI。TDO在TCK的下降

沿输出。JTAG测试规范没有规定如何处理TDO管脚，一般情况下悬空即可，也

可以通过4.7Kohm电阻上拉到VCC，已增加驱动TDO的驱动能力。

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D).4号脚为VCC。连接电源，一般为3.3V/2.5V/1.8V等，具体看芯片说明。在

这里特别说明下，在实际使用中，很容易将2号脚的GND与此VCC接反，导致

JTAG不可用，所以，大家在设计审查时一定要特别关注这个地方。以免因低级

错误导致设计改板。

E).5号脚为TMS。TMS是TestModeSelect的缩写，作用是进行测试模式选择，

由JTAG主控制器输出给被测试器件。被测试器件在TCK的上升沿才TMS信号进

行采样，根据采样结果来判断是正常模式还是JTAG测试模式(TMS=“0”为正常

模式，TMS=“1”为JTAG模式)。

该管脚需要上拉处理，上拉电阻不小于470ohm，一般选取4.7Kohm。之所以要上

拉处理，是因为JTAG测试规范规定：当TMS为高电平状态持续5个TCK时钟周

期时，TAP状态机必须回归到复位状态上，不管当前处于何种状态。为了让TAP

在非测试时间里保持在复位的待命状态，所以将TMS上拉，使其默认状态为高电

平。最小驱动电流为1mA。TMS的频率一般在10MHz以下。

F).6号脚为NC。NotConnect的意思，该管脚为定义，使用时悬空即可。

G).7号脚为/TRST。TAP状态机复位信号。由JTAG主控制器输出到被测试器件。

该信号需要下拉处理，下拉电阻不小于330ohm，一般选取1kohm。

为了保证器件的正常功能，上电时需要使TAP状态机复位，这样就不会因为TAP

状态机的状态不定而影响芯片的正常功能。通过电阻下拉到GND后，所有被测试

芯片的TAP状态机一直处于复位状态。/TRST为可选信号(因为TMS上拉已经可

以保证TAP状态机处于复位状态)，一般CPLD/FPGA等逻辑器件的JTAG接口没有

提供此信号。

H).8号脚为/DW。DirectWrite的意思，由JTAG主控制器输出到被测试器件。

该信号一般在对JTAG写入速度要求很高的情况下使用，该信号有效时，JTAG写

入时可以跳过很多中间状态，直接写入数据。该信号一般很少使用。

I).9号脚为TDI。TestDataInput，JTAG主控制器的TDI接被测试器件的TDO。

JTAG主控制器会在TCK的上升沿对TDI信号进行采样。该信号需要上拉处理，

上拉电阻要求不小于1Kohm，一般选取4.7Kohm。之所以要上拉处理，是因为JTAG

测试规范中规定：当从TDI接收到的数据为全“1”指令时，TAP状态机会跳转

到bypass状态。为了在出错时让TAP处于旁路状态，所以将TDI上拉，使其默

认状态为高电平。

J).10号脚为GND。使用时接单板地即可。

JTAG测试时，TCK、TMS、TDI和TDO四个信号为必须，只要有这四个信号，即可

完成JTAG测试工作，/TRST为可选信号。分析上图可知，与测试有关的信号全

部在奇数脚(1、3、5、7、9)，偶数脚(2、4、6、8、10)均为VCC、GND、NC、/DW

等辅助或无用引脚。

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目前，一些规模较大的IC器件基本上都提供JTAG接口，所以，一块单板上会有

很多JTAG测试口，如何将这些测试口连接起来呢？

目前有三种连接方式：串行方式、并行方式和独立方式。

纵观当前主流JTAG设计，以串行方式的菊花链结构最为流行。菊花链结构示意

图如下所示。

对于一个简单的单板，一条JTAG链就可以满足测试要求，但是，对于ATCA架构

的系统来说，就需要系统级的JTAG架构来将系统上的所有单板连接起来进行系

统管理，这就需要用JTAG控制器和JTAG桥片来连接。如下图所示。

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目前，有很多IC厂商都有JTAG主控制器和桥片产品，如NationalSemiconductor

的SCANSTA101、SCANSTA111、SCANSTA112，TI的SN74LVT8986、SN54ABT8996，

MAXIM的DS26900等，大家可以根据自己的设计需求选择合适的JTAG主控制器

和桥片。另外，告诉大家一个非常好的查芯片网站：，这

个网站上几乎可以查到所有的芯片资料。

标准JTAGTAP由TAPController、DR(数据寄存器)、IR(指令寄存器)等模块组

成，如下图所示。

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PCI-Express总线原理

PCI-Express的原名为3GIO(The3rdGenerationInputOutput)，是由Intel首先提出

的，顾名思议，Intel当初提出时就是将它作为第三代I/O接口标准(第一代是I/O

接口标准是ISA，第二代I/O接口标准是PCI)，后来，Intel将3GIO标准转交给

PCI-SIG，名字被改为“PCI-Express”，并进行了标准化。

如今，PCI-Express已经推出了3个版本，分别是：

1).2002年4月推出的PCI-Express1.0，单通道带宽为2.5Gbps*2(因为

PCE-Express收发通道独立，可以同时工作，所以带宽加倍)，有效带宽为2.5Gbps

*2*0.8=4Gbps=500MByte/s（PCI-Express通道中传输的数据经过了8B/10B编码，

编码效率为80%）。

2).2006年推出的PCI-Express2.0，单通道带宽为5Gbps*2，有效带宽为5Gbps

*2*0.8=8Gbps=1GByte/s。

3).2008年推出的PCI-Express3.0，单通道带宽为10Gbps*2，有效带宽为10Gbps

*2*0.8=16Gbps=2GByte/s。

PCI-Express总线的基本架构包括根组件(RootComplex)、交换器(Switch)和各种

终端设备(Endpoint)。根组件可以集成在北桥芯片中，用于处理器和内存子系统

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与I/O之间的连接；交换器的功能通常以软件的形式提供，包括多个逻辑PCI到

PCI的桥连接，以及与传统PCI设备的兼容性，在PCI-Express架构中出现的新

设备是交换器，主要用来为I/O总线提供输出端，它也支持在不同终端设备间进

行对等数据传输。PCI-Express总线的拓扑结构如下图所示。

PCI总线特点：

1).双单工，点对点传输，每个Lane包含4根线，2收2发，使用LVDS差分信

号，最小差模电压175mV，共模电压3.5V，最长可传输3m。

2).基于包的数据传输方式，支持QOS、VC、TC等特性，支持热插拔，支持电

源管理。

3).对传输的数据进行8B/10B变换，调整码流的DC特性，方便接收端的时钟信

号恢复。

4).接口带宽可裁减，使用灵活，可根据实际带宽需求选择合适的Lane数量。

PCI-Express支持1X、2X、4X、8X、16X、32X(每个“X”代表一个Lane)，并

且向下兼容其他PCI-E小接口产品。如PCI-E4X可以插在PCI-E8X或16X插

槽上使用。

5).支持通道反转，给PCB走线带来更大的灵活性。(此特性并非PCI-E规范强制

要求)，下图为2LanePCI-E通道反转实例。

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6).支持极性倒置功能，方便PCB调线。

PCI-Express总线物理层由逻辑子层和电气子层构成。逻辑子层负责链路的复位，

设置链路的速率和带宽，Deskew的测量和补偿，8B/10B编码和解码。

发送端包括：

1).多路复用器；

2).字节拆分逻辑；

3).扰频器；

4).8B/10B编码器；

5).并行/串行转换器。

接收端包括：

1).接收PLL;

2).串行/并行转换器；

3).弹性缓冲器;

4).10B/8B解码器；

5)去扰频器；

6).字节反拆分逻辑。

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7).控制字节删除电路；

8).数据包接收缓冲。

PCI-Express总线的每个Lane有3对信号，其中参考时钟信号可选。如下图所示。

PCI-Express总线的参考时钟为100MHz，精度要求为±300ppm，收发两端的参考

时钟可以独立，也可以连接在一起，如果连接在一起，则收发两端参考时钟可以

保持同步。如下图所示。

PLL是锁相环，用来锁定收发通道的参考时钟，CDR的英文全称是ClockData

Recover，时钟数据恢复的意思。CDR的典型框图如下。

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PCI-Express总线100MHz时钟的电平匹配方式如下所示。

下拉电阻的取值范围为40～60ohm，一般取49.9ohm，串阻的阻值一般根据实际

信号幅度进行调整，一般取33ohm，串阻和下拉电阻都放在始端。PCIE信号一

般用AC耦合方式，耦合电容放在始端(这里需要特别注意下，一般高速信号的

AC耦合电容都是要求放在终端的，PCIE信号AC耦合电容的位置很特别的)，

电容取值范围为75nF-100nF。

PCIE通道的Deskew

所谓的Deskew是指通道与通道的相位偏移，其主要来源有：

1).芯片驱动端和接收端的差异；

2).印制电路板的阻抗变化；

3).通道线路长度的不匹配；

4).串行化和反串行化逻辑所引入的延迟。

PCIE接收端为了能并行处理数据，必须要去除通道与通道的相位偏移，此动作

称为链路的相位补偿，具体方法是通过微调芯片内部的自动延迟电路来实现的，

关于Deskew的测量方法，我已经在“SPI5/SFI5总线简介”这篇文章里介绍过

了，有兴趣的可以去查看，这里不在赘述。PCIE规范要求，在发送端需要拥有

1.5nS的Deskew补偿能力，在接收端需要拥有20nS的补偿能力。所以PCIE总

线对个通道的走线长度约束非常宽松，不需要像并行总线那样做等长处理。

PCIE总线支持SSC(拓展频谱时钟)技术，SSC是一种缓慢调制时钟频率的技术，

以便降低中心频率处的EMI发射，有了SSC，辐射能量就不会产生2.5GHz或

5GHz的噪声尖峰信号，因为辐射被分散到中心频率周围的小频率范围上。使用

SSC时，链路两端的最大时钟差异必须在±600ppm，这就几乎强制要求发送端和

接收端使用同以参考时钟。