ABSTRACT
FPGA-bad hardware emulation platform has been widely ud for IC functional verification as it runs significantly faster than software simulation. However, the controllability and obrvability of c开心的事作文
ircuit internal signals mapped onto FPGA are restricted, which pos challenges for verification engineers. Scan chains provide full controllability and obrvability of the circuit states on FPGA, at a cost of large area overhead. Our efforts to reduce the area overhead of scan chain involve the following three aspects. First, a cost effective scan chain inrtion approach bad on logic fusion is propod. The approach utilizes configured but partially ud LUTs to implement the logic needed by scan chain, which improves the efficiency of LUTs. Logic fusion can be ud on different FPGA platforms to implement both full scan and partial scan. Experiments show that propod logic fusion approach reduces the logic overhead by 22.9% averagely compared with primitive replacement approach in full scan circumstance. Second, to further reduce the overhead of scan inrtion, BALLAST partial scan methodology has been rearched. Bad on the BALLAST methodology, we propod an integer linear programming (ILP) model for balanced structure bad partial scan problem. Combining the two stages into one, the propod ILP model overcomes the disadvantages of BALLAST approach and introduces a theore红枣银耳莲子汤
tically global optimal solution of balanced structure partial scan problem bad on t
he graph model propod in BALLAST. We show that the ILP model plus logic fusion results a LUTs reduction by 13.5% averagely compared with BALLAST partial scan. Third, detailed analysis on balanced structure shows that the graph model ud by BALLAST approach prents an obstacle to reducing scan flip-flop number. Conquently, we propo using the extended quential graph model to formulate the balanced structure partial scan problem. Experiments show that extended graph model bad approach reduces the logic overhead by 17.9% averagely compared with BALLAST. In conclusion, all the three methods focus on reducing logic overhead of scan chain on FPGA platform.
KEY WORDS：FPGA, Hardware Emulation Platform, Scan Chain, Partial Scan
目录
摘要..........................................................................................II 目录.........................................................................................III 第1章绪论 (1)
1.1研究背景与意义 (1)
1.2国内外研究现状 (2)
1.2.1 硬件模拟平台可观测性提升研究 (2)
1.2.2 扫描链在硬件模拟平台上的应用研究 (3)
1.2.3 部分扫描的相关研究 (4)
1.3本文研究的主要内容 (5)
1.4本文的结构安排 (6)
第2章研究基础 (7)
2.1FPGA平台介绍 (7)
2.1.1 可编程单元基本结构 (7)
2.1.2 LUT的结构与原理 (8)
2.1.3 未完全利用的LUT (10)
2.2扫描设计 (10)
2.2.1 扫描触发器的结构 (10)
2.2.2 全扫描 (12)
2.2.3 部分扫描 (14)
2.3本章小结 (16)
第3章基于逻辑混合的高效扫描链插入方法 (17)
3.1扫描链插入流程 (17)
3.2原语替换与逻辑混合方法 (18)
3.2.1 原语替换方法 (18)
3.2.2 逻辑混合方法 (19)
3.3扫描链插入优化算法 (23)
3.4实验结果 (24)
3.5本章小结 (26)
第4章基于整数线性规划模型的部分扫描优化 (27)
4.1BALLAST部分扫描方法 (27)
4.1.1 BALLAST图模型 (27)
4.1.2 平衡结构土鳖虫多少钱一斤
部分扫描问题表述 (29)
4.1.3 BALLAST方法的此优性问题 (31)
4.2平衡结构部分扫描问题的ILP模型 (33)
4.2.1 无环约束 (33)
4.2.2 平衡路径约束 (33)
4.2.3 ILP模型 (36)
4.3实验结果 (36)
4.4本章小结 (40)
第5章基于增广S图的平衡结构部分扫描优化 (41)
5.1BALLAST图建模方法的缺陷 (41)
5.2基于增广S图的平衡结构部分扫描方法 (44)
5.2.1 增广S图模型 (44)
5.2.2 基于增广S图的平衡结构定义 (45)
5.2.3 ILP模型 (48)
5.2.4 时间复杂度 (49)
5.3实验结果 (50)
5.4本章小结 (53)
第6章总结与展望 (54)
参考文献 (55)
发表论文和参加科研情况说明 (60)
致谢 (61)
第1章绪论
1.1研究背景与意义
随着集成电路产业的发展，集成电路技术已经成为我国信息化的重要基础。研究显示, 现有集成电路设计中大约30%集成了超过2 000万个逻辑门[1]。如此高的系统集成度使得一个智能手机具备了一台多媒体计算机的功能。这在满足用户日益增长的多样化、小型化、高性能等需求的同时，给IC设计提出了极大的挑战，IC设计周期变得越来越长。在整个设计周期中，功能验证所需时间占一半以上[1,2]。为了缩短验证时间，加速验证运行速度，现有功能验证技术中，使用最广泛的要数基于现场可编程门阵列(Field Programmable Gates Array, FPGA)的硬件模拟技术。由于其比软件仿真更快的速度和比形式验证更贴近电路的实际运行情况，超过50%的IC设计企业采纳了基于FPGA的硬件模拟技术[1]。然屏幕分辨率怎么调
而，应用硬件模拟技术于百万~千万门级IC系统验证仍存在着巨大的挑战。作为硬件模拟系统载体的FPGA芯片对于外界是一个黑盒子，缺乏类似软件仿真对IC电注册咨询
路内部节点的可控制性和可观察
性，给电路调试带来困难，验证工程师花费42%的时间在调试上[3]。可观察性是指访问电路内部所有状态的能力，类似于软件调试器中观察所使用的每一个变量或表达式的值。可控制性是指改变电路运行时状态的能力，类似于软件调试器中改变变量的值。
扫描链将FPGA内部的D触发器连接成一个或多个移位寄存器，通过扫描链的扫入端口可以控制芯片内部所有触发器的状态，通过扫描链的扫出端口可以观测芯片内部所有触发器的状态。基于扫描的观察和控制方法可实现完全的可控制性与可观测性[4]。
一种典型的扫描链插入方法是，在每一个D触发器前面插入一个多路选择器(Multiplexer, MUX)，从而将D触发器变为扫描触发器。研究表明，在专用集成电路(Application Specific Integrated Circuit, ASIC)上插入扫描链时，由插入MUX 带来的芯片面积资源增加约为5%[4]。FPGA使用预先制造的查找表（Look Up Table，LUT）实现组合逻辑，插入扫描链时一个MUX映射为一个LUT。由于每一个LUT的结构比MUX更复藏帽
杂，所以在FPGA上比在ASIC上插入扫描链消耗更多的面积资源。在FPGA上插入扫描链的面积消耗约为原电路的90%~140%[4]。在D触发器拥有额外的复位和时钟信号时，单个扫描触发器所消耗的LUT资源增加，所以扫描链的面积资源增加更为显著。
扫描链的面积资源消耗过大，制约了在单个FPGA上能够仿真的电路规模。对于更大规模的电路，需要使用更多的FPGA芯片进行仿真，这增加了仿真系统的芯片成本。同时，采用多个FPGA进行电路仿
真需要解决电路分割，芯片间互联等问题，增加了仿真系统的设计难度。所我的祖国诗歌
以，为了减小仿真系统成本，亟需更高效的扫描链插入方法。
1.2国内外研究现状
在本节中，我们简要回顾一下近年来国内外对于硬件模拟平台可观测性提升，扫描链在FPGA硬件模拟平台上的应用，以及部分扫描的相关研究工作。
1.2.1硬件模拟平台可观测性提升研究
提升可观测性的一种方法是，把电路内部的待测信号直接连接到FPGA器件的引脚上，再通过逻辑分析仪访问待测信号。这种方法的优点是，几乎不影响待测电路的面积和运行速度，仿真平台在调试时可按照FPGA设计的速度全速运行。然而，受限于引脚数量和封装，可供访问的内部信号状态非常有限，以Xilinx 的Virtex7 FPGA 7VX1140T为例，其内部有1424000个D触发器，却只有1100个I/O引脚。除去待测电路所需功能引脚，可为观测内部信号提供的引脚数量更是有限。
用于提升FPGA硬件模拟平台可观测性的另一种是方法是，基于嵌入式逻辑分析仪的方法。常用的嵌入式逻辑分析仪如Xilinx公司的Chip Scope[5]和Altera 公司的Signal Tap[6]等。基于嵌入式逻辑分析仪的方法通过制定触发条件和观测信号，来进行电路的运行时检测。该方法利用片上的RAM资源暂存被
观测信号的值，然后将片上RAM的值传输到PC端，并使用特定的软件来观察和检验所选信号的波形。这种方法可在运行时实时地检测所选信号的值，贴近实际电路运行状态，运行时间较快，也可实时改变触发条件。与直接将内部信号连接到芯片引脚相比，虽然本方法可观测更多的信号，但一次触发所能采集的信号数量和深度受制于片上RAM的容量。采用嵌入式逻辑分析仪的有两个缺点。第一点，当所选信号不能解决功能验证中的问题，必须重新选择其他信号来进行观测时，需重新实施FPGA综合、布局和布线流程[7]。对于大规模的电路设计，完整的综合苏子降气丸
流程需要消耗较多的时间，从而会影响调试验证的进度。第二点，嵌入式逻辑分析仪方法不能在运行时改变所选信号的状态，缺少可控制性，这也增加了调试难度。
