PCIe参考时钟架构（RefclkArchitecture）
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⽂章⽬录
开聊之前先梳理⼏个概念：
Jitter，时钟抖动，是对于同⼀ Clock ⽽⾔的， 是时钟源引起的，⽤来描述被测时钟与理想时钟在时域的偏差（单位为 ps RMS，⽪秒均⽅根）。
Skew ，时钟偏斜，是对于多个时钟线⽽⾔的，是时钟树不平衡引起的。
此外还有⼀个概念是频率稳定性，⽤来描述被测时钟频率与理想时钟频率的偏差（单位 ppm，百万分之⼀）。
参考时钟
PCIe Serdes 在时钟驱动下收发串⾏数据流。Serdes 所⽤时钟由 PHY 内的 PLL ⽣成，PLL 的参考时钟由外部提供或从接收数据流中恢复出来。
PCIe 协议指定标准的参考时钟为 HCSL 电平的 100 MHz 时钟，Gen1~Gen4 下要求收发端参考时钟精度在 300 ppm 以
内，Gen5 要求频率稳定性 100 ppm。在 FPGA 应⽤中，为了兼顾其他 IP，采⽤ LVCMOS/LVDS/LVPECL 电平 125 MHz/250 MHz 的⽅案也较为常见。
时钟架构
PCIe 时钟架构是指 PCIe 系统中收发端设备给定参考时钟的⽅案。PCIe 有 3 种时钟架构（图 1），分别为：Common Clock Architecture (CC)，Separate Clock Architecture 和 Data Clock Architecture。
图 1 三种基本 PCIe 参考时钟架构
▲ 图 1 三种基本 PCIe 参考时钟架构
Common Clock Architecture
Common Clock Architecture (CC)，通⽤参考时钟架构，收发端共享同⼀个参考时钟。三种 PCIe 参考时钟架构中，Common Clock 是最为常⽤的⼀种时钟架构，采⽤ Common Clock ⽀持时钟扩频（SSC, Sprea苹果笔记本好吗
d Spectrum Clock） 且对参考时钟的要求不如Separate Clock ⽅案严苛。Common Clock 对于频率稳定性的要求是 300 ppm。对于适⽤同⼀ Common Clock 作为参考时钟的PCIe 设备，所有设备间的时钟偏斜（Clock Skew）必须保持在 12 ns 以内，这⽆疑对⼤型电路板上或跨板的 PCIe 设备间布局布线形成巨⼤挑战。
Separate Clock Architecture
Separate Clock Architecture，收发端采⽤独⽴的参考时钟，根据有⽆ SSC 可进⼀步分为 SRNS ( S
eparate Refclk with No SSC) 及 SRIS (Separate Refclk with Independent SSC)。
对于收发端采⽤独⽴参考时钟的⽅案，其收发端独⽴使⽤不同的参考时钟源，⽆需单独传递时钟，对布局布线的要求更宽松。SRNS 允许300 ppm (600ppm)，⽽ SRIS 允许 2800 ppm (5600 ppm，其中SSC允许 5000ppm，TX/RX允许 600 ppm）。
若 PCIe 设备开启了 SRIS，其发⽣ SKP 的频率应该加⼤，同时加⼤弹性缓存（Elastic Buffer）的深度。弹性缓存加⼤使得延时更⼤，在⼀定学习周记
程度上环保主题画
降低了 performance。对于⼀条 PCIe 链路，如何知道要不要采⽤ SRIS 呢？遗憾的是，⽬前尚没有机制实现收发端之间的 SRIS 协商。
Data Clock Architecture
Data Clock Architecture，仅发送端需要 Refclk，接收端⽆需外部 RefClk，其 CDR （Clock Data Recovery，时钟数据恢复）的Refclk 参考时钟从数据流中恢复出来。Data Clock 时钟⽅案是三种⽅案中最易实现的⽅案，其⽆需外部参考时钟，在数据流中携带有时钟信息，接收端接收数据流并从中恢复出时钟供给其 CDR 作参考时钟。Data Clock 时钟⽅案仅适⽤于 Gen2 及 海鲜饭
Gen3，单 lane 单向最⾼军中绿花歌词
速率 8GT/s。
扩频时钟（SSC）
扩频时钟可以抑制电磁⼲扰（EMI）。为了降低 PCIe 时钟及数据线的电磁辐射、增强⾼速数据传输可靠性，PCIe 时钟可以采⽤ SSC 对参考进⾏时钟扩频。Gen1~Gen5 都⽀持 SSC，但只有 Gen3 及以上⽀持 SRIS。
PCIe 扩频模式为向下扩频，扩频范围为-0.5%~0%，确保最⼤频率在标称频率之下。最⼤调制幅度为 -0.5%！
调制频率为 30 KHz ~ 33 KHz，确保 PLL 能够跟得合肥衡安学校
上，同时减⼩⾳频噪声的引⼊。调制波形采⽤三⾓波，该波形易于实现，且调制后的频谱接近均匀分布。
注意：30 KHz ~ 33 KHz 是指频率随时间周期变化的频率，不是展宽的带宽，带宽为时钟频率的 0.5% 。
更多扩频相关介绍，请查看⽂末参考资料。
Clock Jitter
Common Clock 与 Data Clock Jitter
随着 PCIe 速率的提升，其对时钟抖动 (Jitter) 的要求也越来越严苛。图 2 为 Common Clock 及 Data Clock 模式下的不同 PCIe 速率对 Jitter 的要求。
图 2 Common Clock 及 Data Clock 架构的 Jitter 需求
▲ 图 2 Common Clock 及 Data Clock 架构的 Jitter 需求
SRNS/SRIS Clock Jitter
⽬前尚未出台 SRNS/SRIS 模式下 Gen4/Gen5 的 Jitter Limit，现有的 SRNS/SRIS Jitter Limit 是基于 Common Clock Jitter Limit 等效推算出来的。
假设 Separate Clock 收发端采⽤跟 Common Clock 相同电平、相同 Jitter 、相同频率的时钟。设 Common Clock 系统 Jitter Limit 为 （仿真结果，⾮标准指定），那么采⽤ Separate Clock 的⽅案，引⼊了两个随机独⽴的 Jitter 和 （图3）。系统总的 Jitter 可以表⽰为两者平⽅和的根，即：
假设 ， Separate Clock 要达到跟 Common Clock 相同的系统 Jitter Limit ， 其收端或发端Clock Jitter Limit 可以表⽰为：
图 3 Separate Reference Architecture Jitter Distribution ▲ 图 3 Separate Reference Architecture Jitter Distribution
图 4 Separate Clock 架构的 Jitter 需求
J CC Syst .Sim J 1J 2J =T J +J 1222
J =1J =2J SRNS ,SR孕妇能吃虫草吗
IS J CC Syst .Sim J =SRNS ,SRIS M AX J /CC Syst .Sim 2
▲ 图 4 Separate Clock 架构的 Jitter 需求
图4 是基于 Common Clock 架构计算出的 SRNS/SRIS Jitter Limit。整体来看，Separate Clock 的 Jitter Limit ⽐ Common Clock 和 Data Clock Jitter Limit 都要⼩，也就是说Separate Clock 对Clock Jitter 的要求更为严苛。
注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要⽐仿真结果⼩的，⽐如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15先进事迹范文
ps RMS。但采⽤ Se邮票的价值
oparate Clock 架构的 PCIe 系统，其收发端各⾃有⼀个独⽴的时钟源，消除了时钟线的耦合噪声，其 Jitter Limit 仍采⽤仿真结果。
参考
1. PCI Express Ba 6.0，Chapter 4.3.9 & 8.6
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