Verilog设计练习十例及答案
设计练习进阶
前言：
在前面九章学习的基础上，通过本章的练习，一定能逐步掌握Verilog HDL设计的要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法现象和掌握高级的Verilog HDL系统任务，以及与C语言模块接口的方法（即PLI），这些已超出的本书的范围。有兴趣的同学可以阅读Verilog语法参考资料和有关文献，自己学习，我们将在下一本书中介绍Verilog较高级的用法。
练习一．简单的组合逻辑设计
目的: 掌握基本组合逻辑电路的实现方法。
这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign 结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。
模块源代码：
gambol//--------------- compare.v -----------------
module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时，
//equal输出为0。安道尔共和国
endmodule
测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。
medium什么意思测试模块源代码：
`timescale 1ns/1ns //定义时间单位。
`include "./compare.v" //包含模块文件。在有的仿真调试环境中并不需要此语句。
//而需要从调试环境的菜单中键入有关模块文件的路径和名称
module comparetest;
reg a,b;
wire equal;
initial //initial常用于仿真时信号的给出。
begin
a=0;
b=0;wheneverwherever
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 $stop; //系统任务，暂停仿真以便观察仿真波形。
end
compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。
endmodule
仿真波形（部分）：
练习：
设计一个字节（8位）比较器。
要求：比较两个字节的大小，如a[7:0]大于b[7:0]输出高电平,否则输出低电平,改写测试模型,使其能进行比较全面的测试。
练习二. 简单时序逻辑电路的设计
目的：掌握基本时序逻辑电路的实现。
在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型，我们通常使用always块和(podge clk)或(negedge clk)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。
// half_clk.v:
module half_clk(ret,clk_in,clk_out);
input clk_in,ret;
output clk_out;
reg clk_out;
always (podge clk_in)
begin
if(!ret) clk_out=0;
el clk_out=~clk_out;
end
endmodule
在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的。对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了能正确地观察到仿真结果，在可综合风格的模块中我们通常定义一个复位信号ret，当ret为低电平时，对电路中的寄存器进行复位。
测试模块的源代码：
//------------------- clk_Top.v -----------------------------
`timescale 1ns/100ps
`define clk_cycle 50
module clk_Top.v
头屑多
聘书英文reg clk,ret;
wire clk_out;
always #`clk_cycle clk = ~clk;
initial
begin
clk = 0;
ret = 1;
colour怎么读
#100 ret = 0;英语活动
#100 ret = 1;
#10000 $stop;
end
half_clk half_clk(.ret(ret),.clk_in(clk),.clk_out(clk_out));
endmodule
仿真波形：on purpo
练习：依然作clk_in的二分频clk_out，要求输出与上例的输出正好反相。编写测试模块，给出仿真波形。
on maintaining trust
练习三. 利用条件语句实现较复杂的时序逻辑电路
目的：掌握条件语句在Verilog HDL中的使用。
与常用的高级程序语言一样,为了描述较为复杂的时序关系，Verilog HDL提供了条件语句供分支判断时使用。在可综合风格的Verilog HDL模型中常用的条件语句有if…el和ca…endca两种结构，用法和C程序语言中类似。两者相较，if…el用于不很复杂的分支关系，实际编写可综合风格的模块、特别是用状态机构成的模块时，更常用的是ca…endca风格的代码。这一节我们给的是有关if…el的范例，有关ca…endca结构的代码已后会经常用到。
下面给出的范例也是一个可综合风格的分频器，是将10M的时钟分频为500K的时钟。基本原理与1/2分频器是一样的，但是需要定义一个计数器，以便准确获得1/20分频
模块源代码：
// --------------- fdivision.v -----------------------------
