三维（3D）叠层封装技术及关键工艺fruit怎么读
郑建勇，张志胜，史金飞
（东南大学机械工程学院，江苏南京，211189)
摘要：三维（3D）叠层封装技术是一种可实现电子产品小尺寸、轻重量、低功耗、高性能和低成本的先进封装技术，该技术已广泛用于手机、数码相机、MP4及其他的便携式无线产品。文中对3D叠层封装技术进行了简要介绍，重点分析了三维叠层封装技术的分类和关键工艺，阐述了三维叠层封装技术的优点，并对3D叠层封装技术所面临的一些问题和应用前景进行了分析。
关键词：3D叠层封装技术；封装工艺；芯片堆叠；封装堆叠
Integrated Circuit Three Dimension Stacked Package
and Its Key Technology
Zheng Jian-yong, Zhang Zhi-sheng, Shi Jin-fei
(Department of Mechanical and Engineering, Southeast University, Nanjing ,Jiangsu,211189)
Abstract: In recent years, the increasing demands for the high performance integrated circuit devices have led to the development of multi-die stacking technology in a single package. The 3D (three dimension) stacked package technology is developing trend of the integrated circuit advanced high-density packaging, which can easily meet the developing of smaller footprint, lower profile, multi-function, lower power consumption and lower cost for the cell phones and consumer products like digital cameras, MP4, PDA and other wireless devices. Some correlative concepts of the 3D stacked package have been propod in this paper. Firstly, the development trends and the general classifications of 3D stacked package have been introduced. Furthermore, in order to compare with the traditional 2D package (MCM), the advantages of the 3D stacked package technology have been discusd, and it also briefly states the technical challenges that 3D stacked package technology must be faced. In addition, the potential applications that may take advantage of 3D stacked package technology are discusd.
Keywords: Integrated circuit; 3D stacked package; Advantages; Application
1 引言
随着手机、PDA、数码相机、MP4等移动消费型电子产品对于功能集成、大存储空间、高可靠性及小北京教育
型化等封装的要求程度越来越高，在MCM（多芯片组件）X、Y平面内的二维封装的基础上，沿Z方向堆叠的更高密度的三维封装技术得到了充分发展。迄今为止，在IC芯片领域，SoC（系统级芯片）是最高级的芯片；在IC封装领域，SiP（系统级封装）是最高级的封装。一方面，SiP涵盖了SoC，另一方面SoC也简化了SiP。目前，SiP有多种的定义和解释，其中的一种说法是多芯片3D封装内的系统集成（System-in-3D Package），即在芯片的正方向上堆叠两片以上互连的裸芯片的封装[1] 。SiP强调了封装内集成了某种系统的功能，而3D封装则仅强调了芯片的封装方式是在Z方向上的多芯片堆叠，两者在侧重方面有所不同。概念上，3D封装能减轻芯片互连所带来的延迟问题，当减小芯片面积时，如果在二维结构中所需要的大量长的互连能够通过短的垂直互连来取代，这将极大地提高逻辑电路的特性[2]。例如，在芯片的多重有源层的临界通道上可以互相紧密地放置多个逻辑门电路，并且还可以根据不同的电压需求或特性需求将门电路放在芯片不同的堆叠层上。目前，3D封装已从芯片堆叠封装发展到了封装堆叠，扩大了3D封装的内涵，在今后相当长时间内，基于BGA、FC、SiP等多种封装技术融合的3D封装将是实现高密度组装的关键技术。
2 三维（3D）叠层封装技术
3D封装主要有三种类型，即埋置型3D、有源基板型3D和叠层型3D。实现这三类3D封装，当前主要有如下三种途径：一种是在各类基板内或多层布线介质层中“埋置”R、C或IC等元器件，最上层再贴装SMC/SMD来实现立体封装，这种结构形式称为埋置性3D，如图1所示；第二种是在Si圆片规模集成（
WSI）后的有源基板上再实行多层布线，最上层再贴装SMC/SMD，进而构成立体封装，称为有源基板型3D，如图2所示；第三种是在2D的基础上，将每一层封装（如MCM）上下堆叠互连，或直接将两个LSI、VLSI芯片面对面“对接”或背对背封装起来，进而实现立体封装，这种结构形式称为叠层型3D[3]。叠层型3D封装是应用最为广泛的一种，其基本结构是将多个裸芯片或封装堆叠起来，中间可以有夹层或没有夹层，夹层可以是多层的PCB板（包含或不包含无源元件），各层互连可以是线焊（wire bond）、倒装焊(FC bond)，还可以是过通孔进行直接互连(TSV)。3D叠层型封装是近年来发展迅速的集成封装技术，从具体的方案上有封装的堆叠与芯片的堆叠两大类。
2.1 芯片叠层封装
常见的芯片叠层封装多是把两个或两个以上的芯片在Z方向上堆叠，并利用传统的引线键合方式进行互连，然后再进行封装。主要的封装方式有两种：一种是金字塔型的叠层封装，即用大小不同的芯片，上层的芯片的面积要小于下层，这样下层芯片表面就有足够的面积和空间可以用来进行引线键合，如图3所示；另一种是使用大小相同的芯片，通过在上下层芯片之间加入一层芯片（spacer）以便于下层芯片的引线键合，垫片通常是一块面积比上下层芯片小的普通硅片，如图4所示[4]。多芯片叠层封装的垂直互连问题，主要有以下几种方法： （1）载体边缘焊接法，即是在每层基板的周围侧面制作互连的金属化层，然后将叠层封装后的基板侧面的金属化层用引线条或金属侧板层层焊接互连。
（2）硅片穿孔互连（TSV），指对硅片穿孔后的通孔进行金属化处理，并在金属化孔上形成低熔点的凸点，使之成为导电通孔，再利用孔内的金属层以及金属焊点（通常是Cu）进行垂直方向的互连。
（3）C4技术互连法，即利用C4技术，在基板的正面或侧面先形成足够高度的低熔点C4凸点（如Pb-Sn焊料球），芯片或基板层层堆叠后，再利用再流焊的方法将各层间垂直互连，其工艺方法与一般的C4技术相同，适合于批量生产，如图5所示。
infeld针对芯片叠层封装的垂直互连，还有其他的一些垂直互连方法，如TAB法、导电胶垂直互连法、微型弹簧桥连接法和柔性引线折叠垂直互连法等。此外，随着芯片叠层封装结构的日益复杂，采用引线键合（WB）、FC及TSV等混合方式的互连已是必然趋势，如图6所示[5]。
图1 埋置型3D结构 图2 有源基板型3D结构
图3 金字塔式的叠层结构 图4 相同尺寸的硅片叠层结构
图5 基于C4互连的叠层结构 图6 混合互连方式的叠层结构
矿泉水瓶手工制作2.2 封装的叠层
尽管芯片叠层封装可在超薄的空间内集成更多的功能，甚至是某个系统功能（SoC），但是在一些IC内由于良品率的影响和缺乏KGD，使得封装IC必须进行3D配置下的预测试。为此，业界推出了在单一解决方案内堆叠预测试的封装，即封装的叠层。封装的叠层又可分为封装内封装（PiP）和封装上封装（PoP）两种形式。
2.2.1 封装内封装（PiP）
PiP（Package in Package）是一种在BAP（Basic Asmbly Package，基础装配封装）上部堆叠，再经过完全测试的内部堆叠模块（ISM，Inside Stacked Module），以形成单个CSP解决方案的3D封装，如图7所示。PiP封装技术是Kingmax融合了TinyBGA内存封装技术而研发出的小型存储卡的一体化封装技术。该技术整合了PCB基板组装及半导体封装制作流程。PiP封装的外形高度较低，可以采用标准的SMT 电路板装配工艺。但由于在封装之前单个芯片不可以单独测试，所以总成本较高(封装良率问题)，而且事先需要确定存储器结构，器件只能由设计服务公司决定，没有终端使用者选择的自由。
joss paper
图7 PiP封装结构 图8 PoP封装结构
2.2.2 封装上封装（PoP）
PoP（Package on Package）是以多层封装进行堆叠实现三维封装的技术方案，通常是相同
功能封装的堆叠，引线框架型和基板型封装均可实现PoP封装，如图8所示[6]
。其中基板型封装相对而言具有更高的封装密度、更薄的封装外形和更大的工艺灵活性等，同时具有更高的可靠性。PoP封装技术的出现模糊了一级封装与二级装配之间的界线，在大大提高逻辑运算功能和存储空间的同时，也为终端用户提供了自由选择元器件组合的可能，生产成本也得以更有效的控制。图9是PoP封装工艺的一般技术路线，首先以需要堆叠的单层封装结构、材料为出发点，通过封装的应力和结构设计，采用堆叠工艺实现不同层封装之间的连接；主要的检测和验证为封装体翘曲的检
验和层间互连可靠度的测试；经过设计与工艺之间的优化，实现多层PoP封装。考虑到基板上不同芯片、元器件的热性能及力学性能差异，对单层封装中基板的布局进行必要的优化和设计；在互连可靠度的评估中，从焊接界面出发进行分析。PoP封装技术的出现，更加丰富了3D叠层封装的形式。 3 3D封装的关键工艺
trial3D叠层封装技术的出现，解决了长期以来封装效率不高，芯片间互连线较长而影响芯片性能以及使芯片功能单一的问题；同时也促进了相关组装设备和工艺的发展。3D叠层封装涉及的关键工艺有大尺寸圆片减薄工艺、超薄圆片划片工艺、高低弧焊线工艺、密间距焊线工艺、超薄形胶体塑封工艺、微型器件的SMT工艺等。
3.1 圆片减薄工艺
图9 PoP封装的技术路线示意图
基于3D 叠层封装的产品中由于需要多颗芯片的堆叠集成，因此对圆片的减薄要求很高，往往要求芯片减薄至m 100~m 50μμ的厚度，甚至有些产品需要达到m 25μ的厚度。而且一般的圆片通常达到12英寸的尺寸，单颗芯片的面积也超过100mm 2，所以大大增加了减薄、切割和拾取芯片的难度，倘若工艺技术控制不好，则通常会造成圆片、芯片碎裂的问题，或是在芯片内残留机械应力，造成芯片在后续的工序中碎裂。为了确保圆片的减薄尺寸要求，超精密磨削、研磨、抛光、腐蚀等作为硅晶圆背面减薄工艺获得了广泛应用，减薄后的芯片可提高热发散效率、力学性能、电性能，减小芯片封装体积，减轻划片加工量。表1给出了对圆片减薄的要求，
即对圆片的翘曲和不平整度（粗糙度）提出了具体的控制指标[2]。ghg
表1 圆片减薄的要求
翘曲度m
bht/μ不平整度m
/μ
最 小 2 0.013
最 大7 0.027
平 均 4.65 0.018
标准偏差 1.83 0.0057
寻找隐藏的米奇
3.2 薄圆片的划片工艺
薄圆片划片工艺面临的主要问题是圆片的崩裂问题，如果崩裂严重，则会造成芯片缺角，芯片直接报废；如果崩裂较轻微，裂纹没有碰及铝线，则该缺陷不易被发现，但是会影响封装后IC的可靠性。相比两种情况，后者的后果更为严重。圆片的崩裂主要是由划片刀的过载所引起，划片刀刃口是由金刚砂颗粒粘合而成，呈锯齿状。金刚砂的暴露量越大，划片刀就越锋利。在划片过程中，划片刀刃口的金刚砂颗粒不断地被磨损、剥落和更新，以保证刃口锋利，得到较好的切割效果，划槽边缘较光滑。如果被磨损金刚砂颗粒没有及时更新，导致划片刀刃口变钝，切割温度过高，即所谓划片刀过载，则会产生正反面崩片。由于切割时圆片正面所受压力小于反面，且正面直接被水冲洗冷却效果较好，所以一般崩片的背面比正面更严重，如图10所示[7]。因此，控制划片刀的过载即是解决圆片崩裂现象的关键。目前，除了传统的划片刀切割工艺外，更加先进的划片工艺也逐渐发展起来，如采用水刀切割成型工艺或激光切割工艺等，就可以避免产生划片时对芯片的各种损伤，同时可有效地去除所有的熔化残渣，并且可以使切口的边缘迅速冷却，边缘的热损伤区几乎可以忽略不计。
(a) (b)
图10 背崩现象
inadequate
3.3 超低弧度焊线工艺
3D叠层封装需要在有限的空间中集成多个尺寸大小各异的芯片和其他的外围元器件，同时芯片的压焊
点间距非常小，因此用于3D叠层封装中的焊线技术比传统的封装产品有着更高的要求。目前，在键合技术的几种应用中，多采用标准的键合工艺，因为标准的键合工艺速度比反向的更快，并能够得到更细的间距。但是标准的键合工艺受到弧高方面的约束。当芯片堆叠层
