(完整)Verilog期末复习题
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2013江苏高考英语
Verilog复习题
一、填空题
1。 用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。
2。 可编程器件分为 CPLD和FPGA.
3。 随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL
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设计当中。
4. 目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。
5。 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路.
6。 阻塞性赋值符号为 = ，非阻塞性赋值符号为 <= plea try again later什么意思 。
7．有限状态机分为Moore和Mealy两种类型。
8、EDA缩写的含义为电子设计自动化(Electronic Design Automation)
9．状态机常用状态编码有二进制、格雷码和独热码。
10．Verilog HDL中任务可以调用其他任务和函数。
11．系统函数和任务函数的首字符标志为 ＄ ,预编译指令首字符标志为 ＃ .
12．可编程逻辑器件的优化过程主要是对速度和资源的处理过程.
13、大型数字逻辑电路设计采用的IP核有软IP、星期二英语怎么说固IP和硬IP。
二、选择题
常用英语口语对话
1、已知 “a =1b’1； b=3b'001；"那么｛a,b}＝（ C ）
(A） 4b’0011 (B） 3b’001 (C） 4b'1001 (D） 3b'101
2、在verilog中，下列语句哪个不是分支语句？（ D ）
（A） if-el （B） ca (C） caz （D) repeat
3、Verilog HDL语言进行电路设计方法有哪几种（8分）
①自上而下的设计方法（Top—Down）
②自下而上的设计方法（Bottom—Up）
③综合设计的方法
4、在verilog语言中，a=4b’1011，那么 ＆a=（D ）
（A） 4b’1011 （B) 4b'1111 (C） 1b'1 (D) 1b'0
5、在verilog语言中整型数据与（ C )位寄存器数据在实际意义上是相同的。
（A) 8 （B） 16 (C） 32 （D) 64
6、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___C____ 。
A．FPGA全称为复杂可编程逻辑器件;
B．FPGA是基于乘积项结构的可编程逻辑器件；
C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D．在Altera公司生产的器件中，MAX7000系列属FPGA结构.
7。 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化___考研辅导补习班B______.
①流水线设计
②资源共享
③逻辑优化
④串行化
⑤寄存器配平
⑥关键 路径法
A．①③⑤ B．②③④ C．②⑤⑥ D．①④⑥
8、下列标识符中，_____A_____是不合法的标识符。
A．9moon B．State0 C． Not_Ack_0 D． signall
9、 下列语句中，不属于并行语句的是：____D___
A. 过程语句 B．assign语句 C．元件例化语句 D．ca语句
10、P,Q，R都是4bit的输入矢量,下面哪一种表达形式是正确的 美剧 推荐5)
1）input P[3：0],Q，R;
2)input P,Q，R［3:0];
3）input P［3:0],Q［3:0],R［3:0］；
4)input [3：0] P，[3：0]Q,[0：3]R;
5)input [3:0］ P,Q，R；
11、请根据以下两条语句的执行，最后变量A中的值是___①___。
reg ［7：0］ A;preferto
A=2'hFF；
① 8’b0000_0011 ② 8'h03 ③ 8’b1111_1111 ④ 8'b11111111
across和through的区别12。 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入 → 综合
→___ __→ →适配→编程下载→硬件测试。正确的是 B 。
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①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚
A．③① B．①⑤ C．④⑤ D．④②
三、EDA名词解释（10分）
ASIC 专用集成电路 RTL 寄存器传输级
FPGA 现场可编程门阵列 SOPC 可编程片上系统
CPLD 复杂可编程逻辑器件 LPM 参数可定制宏模块库
EDA 电子设计自动化 IEEE 电子电气工程师协会
IP 知识产权核 ISP 在线系统可编程
三、简答题
1、简要说明仿真时阻塞赋值与非阻塞赋值的区别
非阻塞（non—blocking）赋值方式 ( b〈= a)：
b的值被赋成新值a的操作， 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking）赋值方式 ( b = a):b的值立刻被赋成新值a;完成该赋值语句后才能执行下一句的操作;硬件没有对应的电路，因而综合结果未知.
阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成赋值操作.
2、简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？
根据内部结构不同可分为摩尔型状态机和米里型状态机两种.摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定;米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定。
状态编码主要有三种:连续二进制编码、格雷码和独热码。
3、简述基于数字系统设计流程包括哪些步骤?
包括五个步骤：
⑴、设计输入:将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误.
⑵、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。
⑶、布局布线:将综合生成的电路网表映射到具体的目标器件中,并产生最终可下载文件的过程。
⑷、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟,以验证设计并排除错误的过程，包括功能仿真和时序仿真。
⑸、编程配置：将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。
4、简述Verilog HDL编程语言中函数与任务运用有什么特点?
函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同：
⑴、函数中不能包含时序控制语句，对函数的调用,必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。
⑵、在函数中不能调用任务，而任务中可以调用其它任务和函数.但在函数中可以调用其它函数或函数自身。
⑶、函数必须包含至少一个端口,且在函数中只能定义input端口。任务可以包含0个或任何多个端口，且可以定义input、output和inout端口.
⑷、函数必须返回一个值，而任务不能返回值，只能通过output 或inout端口来传递执行结果。
5、简述FPGA与CPLD两种器件应用特点。
CPLD与FPGA都是通用可编程逻辑器件，均可在EDA仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面:
⑴FPGA集成度和复杂度高于CPLD,所以FPGA可实现复杂逻辑电路设计，而CPLD适合简单和低成本的逻辑电路设计。
⑵、FPGA内主要由LUT和寄存器组成,倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成,倾向实现组合逻辑电路设计。
