锁相环PLL的基本概念
锁相环频率合成器的各个部件
基准频率源：基准频率源提供一个稳定频率源，其频率为fr，一般用精度很高的石英晶体振荡器产生，是锁相环的输入信号。
签相器：签相器是一个误差检测元件。它将基准频率源的输出信号fr的相位与压控振荡器输出信号fo的相位相比较，产生一个电压输出信号ud，其大小取决于两个输入信号的相位差。
低通滤波器：低通滤波器的输入信号是签相器的输出电压信号ud，经过低通滤波器后ud的高频分量被滤除，输出控制电压uo去控制压控振荡器。
压控振荡器（VCO）：压控振荡器的输出信号频率fo与它的输入控制电压uo成一定比例，而分频器将锁相环的输出信号fo反馈给签相器，形成一个负反馈，从而使输入信号和输出信号之间的相位差保持恒定。
反馈分频器：分频器为环路提供一种反馈机制，当分频系数N=1时，锁相环系统的输出信号频率fo等于输入信号频率fr：fo=fr
信号锁定后有： f o=f f=f r
当分频器的分频系数N>1，有： f o=N·f f即ff = f o/ N
环路锁定后有：f f = f r
f o=N·f f = N·f r
12.2.2 MC68HC908GP32的CGM结构及外部连接
CGM内部结构
晶体振荡电路：晶体振荡电路通过外接石英或陶瓷振荡器产生稳定不变的时钟信号CGMXCLK，CGMXCLK直接输出给系统集成模块SIM和AD转换器。同时也输出到时钟选择模块。CGMXCLK经过缓冲后输出到锁相环频率合成器，作为PLL 信号源，这一路信号称为CGMRCLK。
锁相环频率合成器：PLL电路通过压控振荡器（VCO）产生CGMVCLK信号，输出到时钟选择电路。其频率可通过软件编程控制。图中CGMXFC为接滤波电路的引脚。
时钟选择电路：时钟发生模块的输出信号CGMOUT有两种来源：直接采用晶振电路产生的CGMXCLK信号二分频，也可以采用压控振荡器（VCO）产生CGMVCLK信号二分频，时钟选择电路可以通过软件编程决定采用那种信号来源。
（2）CGM的I/O信号
（3）CGM的外部连接
在典型应用情况下，CGM模块需要9个外接器件，其中晶振电路中需要5个，PLL电路需要2到4个。如右图所示。有了这些连接，从硬件角度看，MCU就可以正常工作了。
晶振电路采用的元件有：晶体X1，电容C1，C2，反馈电阻RB，串行电阻RS。
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串行电阻RS，C1，C2的取值可参考晶振厂家给出的典型值，电容一般取10-
36p，C1与C2值应该略有差异，以利于晶振电路起振。典型情况下，RS取
330K，RB为10M。晶振采用32.768KHZ。
PLL电路采用的元件有：①跨接电容，用于稳定锁相环电源引脚，一
般取0.1uF左右。②滤波网络，为芯片内部的锁相环电路提供误差电平，元件
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参数可参考上图。
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注：如用户不打算在应用中使用锁相环电路部分，这一部分电路可以不接，让CGMXFC引脚悬空。
12.2.3 CGM的编程基础
1）PLL控制寄存器（PLL Control Register－PCTL）
PCTL的地址：[message]36，定义为：
D7 — PLLIE位：PLL中断使能位(PLL Interrupt Enabled Bit)。该位可
读写，决定当PLL带宽控制寄存器的LOCK标志位反转时是否产生CPU中断。
D6 — PLLF 位：PLL中断标志位(PLL Interrupt Flag Bit)。该位只读。当LOCK标志位反转时被置位。
D5 — PLLON位：PLL开关检测位(PLL On Bit)。该位为可读写，用于启动
PLL电路并激活VCO时钟CGMVCLK，当VCO正作为基准时钟源时，PLLON不能被
清零（BCS=1），要关闭PLL应该先不选PLL为时钟源（BCS=0），再清除PLLON位。MCU上电复位后此位置1。
（1）PLL控制寄存器（PLL Control Register－PCTL）
D4 — BCS 位：CGM基时钟选择位(Ba Clock Select Bit)。该位为可读写，
用于决定CGM模块的输出信号CGMOUT的输入信号源。BCS=1，选择PLL电路为
时钟源，CGMVCLK二分频后驱动CGMOUT；BCS=0，选择晶振为时钟源，CGMXCLK
二分频后驱动CGMOUT。
D3～D2 — PRE1～PRE0：预分频位(Prescaler Program Bits)。这两位为可读写。设置预分频器的分频因子P ，预分频器的分频因子P（由此得到预分频系
数NP=2P）与PRE1、PRE0关系如下:
PRE1、PRE0 = 00 P=0 NP=1 (20)
今天是星期几oven= 01 P=1 NP=2 (21)
= 10 P=2 NP=4 (22)
= 11 P=3 NP=8 (23)
D1～D0 — VPR1～VPR0：VCO的E选择位(VCO Power-of-Two Range Select Bits)。这两位为可读写。设置VCO模块的参数E，控制参考频率。E与VPR1、VPR0关系如下:
VPR1、VPR0 = 00 E=1 (20)
= 01 E=2 (21)
= 10 E=4 (22)
= 11 E=8 (23) (不使用)
（2）PLL带宽控制寄存器（PLL Bandwidth Control Register－PBWC）
PCTL的地址：[message]36，定义为：
D7 — AUTO位：自动带宽控制位(Automatic Bandwidth Control Bit)。
该位可读写，用于选择自动或手动带宽模式。AUTO=1，自动方式；AUTO=0，手
动方式。
D6 — LOCK位：Lock指示位(Lock Indicator Bit)。当AUTO位为1时（设为
自动方式），LOCK为只读位，且当VCO的时钟CGMVCLK完成锁定（工作在程序
设定频率）后置1，表示时钟稳定。当AUTO位为0时（设为手动方式），LOCK
始终读出为0，无意义。
D5 — ACQ#位：获取模式位(Acquisition Mode Bit)。=1，跟踪模式; =0，获
取模式。
（3）PLL倍频选择寄存器（PLL Multiplier Control Register－PMSH、PMSL）PMSH、PMSL的地址分别为：[message]38、[message]39，设置分频模块的分频
系数。PMSH的高4位没有定义，始终为0。PMSH的低4位与PMSL一起组成12
位的分频因子，记为MUL11～MUL0，它们决定了VCO电路的反馈模块的分频因
子N的高4位。由于分频因子N不能为0，即使设置为0，系统也会默认为1。
复位时N=64(即：PMSH:PMSL=[message]40)。注意：倍频因子寄存器有内部的
保护机制，当PLLON=1时，PMSH:PMSL不能被写入。即对PMSH:PMSL的写入操
作应当在PLL电路关闭的情况下，PLL电路工作后不能改变PMSH:PMSL的值。
4）PLL VCO范围选择寄存器（PLL VCO Range Select Register－PVRS）
PVRS的地址是：[message]3A，功能是对VCO电路进行设置。其8位分别记为：VRS7～VRS0。这8位均为可读可写位，确定VCO输出频率范围系数L，对PVRS
的写操作只能在PLL关闭时进行，当打开PLL (PCTL中的PLLON=1)时PVRS不
能被写。在PVRS中写入[message]将禁止PLL电路并清除PLL控制寄存器PCTL
中BCS位。复位时L=64(即：PVRS=)。同样要注意，VCO范围选择寄存器有内部保护机制，当PLL电路打开(PLLON=1)时，寄存器为写保护。PLL VCO范围选择
寄存器必须正确初始化，否则PLL电路不能正确完成锁相。
（5）PLL 参考分频因子寄存器（PLL Reference Divider Select Register－PRDS）
国内外研究现状
PRDS的地址是：[message]3B，功能是设置参考分频因子R。PRDS的高4位未
定义，低4位为参考分频因子R。该寄存器最低位缺省为1。
12.2.4 PLL参数计算与编程步骤
限制性从句（1）PLL参数计算
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①选择希望的总线频率 f BUSDES
②计算希望得到的压控振荡器VCO频率（是总线频率的4倍）：f VCLKDES=4
款式的英文×f BUSDES
③选择PLL参考时钟频率f RCLK及参考时钟的分频因子R。
④计算压控振荡器VCO分频因子：N=(R×f VCLKDES)/f RCLK，四舍五入取整。
⑤求预分频器分频因子P。
⑥计算检验压控振荡器VCO的输出频率：f VCLK=(2P×N/R)/f RCLK，f BUS= f VCLK/4。
⑦选择压控振荡器VCO的E：若f VCLK<9.8304×106，E=0。
若9.8304×106≤f VCLK<19.6608×106，E=1。
若19.6608×106≤f VCLK<39.3216×106，E=2。
⑧选择压控振荡器VCO的L:L=f VCLK/(2E×f NOM)，四舍五入取整，其中
f NOM=38400H
⑨计算检验压控振荡器VCO的中心频率f VRS。中心频率是PLL模块能够达到的
最大与最小频率的中点:f VRS=（L×2E）×f NOM，|f VRS- f VCLK |≤(f NOM×2E)/2
⑩通过比较f VCLK、f VRS、f VCLKDES验证P、R、N、E和L。f VCLK必须处于f VCLKDES的噪声
容限内，且f VRS必须尽量接近f VCLK。超过推荐的最大总线频率或VCO频率，可能
损坏MCU。
（2）编程步骤
revi的名词①禁止PLL：清零PLL控制寄存器PCTL
②将P、E写入PCTL
③将N写入PMSH、PMSL
④将L写入PVRS
⑤将R写入PRDS
⑥置PCTL.PLLON=1，启动PLL电路并激活VCO时钟CGMVCLK
⑦置PBWC. AUTO=1 (即：自动带宽控制位)，自动方式
⑧置PCTL.BCS=1，选择PLL为时钟源，CGMOUT=CGMVCLK/2
12.2.5 初始化及PLL编程实例
