高频布线根本知识
内容目录
1. 引言
2. 信号完整性问题
3. 电磁兼容性问题
4. 电源完整性问题
5. 高频电路设计一般规X
6. 数模混合电路设计一般规X
一：高频电路的定义
*在数字电路中，是否是高频电路取决于信号的上升沿和下降沿，而不是信号的频率。
公式：F2 =1/〔Tr×π〕，Tr为信号的上升／下降延时间。
*F2 > 100MHz，就应该按照高频电路进展考虑，以下情况必须按高频规那么进展设计
–系统时钟频率超过50MHz
–采用了上升/下降时间少于5ns的器件
–数字/模拟混合电路
*逻辑器件的上升/下降时间和布线长度限制上升/下 主要谐波频谱分布 最大传输线最大传输
降时间 Tr分量 F2=1/Fmax=10*距离〔微带〕线距离〔微带线〕πTr F2
74HC 13-15ns24MHz 240 MHz 117cm 91cm
74LS 9.5ns 34 MHz 340MHz 85.5cm 66.5cm
74H 4-6ns 80 MHz 800MHz 35 28
74S 3-4ns 106 MHz 1.1GHz 27 21
74HCT 5-15ns 64 MHz 640MHz 45 34
74ALS 2-10ns 160 MHz 1.6GHz 18 13
74FCT 2-5ns 160 MHz 1.6GHz 18 13
74F 1.5ns 212 MHz 2.1GHz 12.5 10.5
ECL12K 1.5ns 212 MHz 2.1GHz 12.5 10.5
ECL100K 0.75ns 424 MHz 4.2GHz 6 5
传统的PCB设计方法效率低：
原理图，传统的设计方法设计和输入布局、布线没有任何质量控制点,制作PCB每一步设计都是凭经验，发现问题就必须从头开始，功能、性能测试问题的查找非常困难
信号完整性问题:
1.反射问题
2.串扰问题
3.过冲和振荡
4.时延
反射问题：传输线上的回波。信号功率(电压和电流)的一局部传输到线上并达到负载处，但是有一局部被反射了。
多点反射
反射原因：
*源端与负载端阻抗不匹配
*布线的几何形状
*布线的走向，过孔
*不正确的线端接
*经过连接器的传输
*电源平面的不连续等。
串扰问题：
*串扰：两条信号线之间的耦合
1.容性串扰
*当线路以一定的距离彼此靠近时，会出现这种情况。
*容性耦合引发耦合电流
2.感性串扰
*不需要的变压器的原线圈和次级线圈之间的信号耦合
*感性耦合引发耦合电压。
串扰问题：
PCB板层的参数、信号线间距、驱动端和接收端的电气特性与线端接方式对串扰都有一定的影响。
*电容和电感的串扰随负载阻抗的增加而增加，因此所有易受串扰影响的线路都应当端接线路阻抗。
减少容性串扰的方法：
*别离信号线路，可以减少信号线路间电容性耦合的能量。
*利用地线别离信号线路，可以减少电容的耦合。为了提高有效性，地线应每隔λ/4英寸与地层连接。〔λ波长是指信号在单位时间传送的距离。〕
///////////////////////////
一般原那么：
每2-5cm打过孔。
容性串扰的仿真结果
＝＝＝＝＝＝＝＝＝＝＝＝
减少感性串扰的方法
*为了解决电感的串扰问题，应当尽可能地减小环路的大小。
*通过防止信号返回线路共享共同的路径这种情况，也可以减少电感串扰、过冲和振荡
*过冲(overshoot)：过冲能够引起假时钟或总线数据读/写错误。
*振荡(ringing) ：振荡的现象是反复出现过冲和下冲。
信号的振荡和环绕振荡由线上过度的电感和电容引起，振荡属于欠阻尼状态而环绕振荡属于过阻尼状态。
振荡可以通过适当的端接予以减小，但不可能完全消除。
时延：一组总线内各信号线的不同时延
时钟与信号：尽可能保证宽的窗口
///////////////////////////
电磁兼容性问题
*电磁干扰〔EMI〕问题
1.环路设计，形成天线效应
2.电源层的槽缝会构成了四分之一波长的天线
*密集过孔〔如BGA封装器件〕
*大型接插件〔特别是背板〕
3.感性元件。
注意：在元件面的两个平行放置的电感会构成变压器。
不合理的回流路径导致EMI
地电平面不完整引起的EMI
地电平面的不完整会引起大的EMI
不考虑地电平面不完整情况的仿真是不准确的
///////////////////////////
电源完整性问题
*大功率高速器件：需要很大的瞬态电流
*地层、电源层不完整：1.分割、过孔 2.接插件
*滤波电容：3.数量、容量、布局、
电源滤波电容的选择：
系统既有高频噪音也有低C0G〔非铁磁的〕类型的频噪音，通过并联大电0.01μF电容比其它类型容、小ESL器件、极小的0.1μF电容在高频时ESL器件可扩展滤波X具有更好的滤波
性能
///////////////////////////
原理图设计规X
信号完整性与电磁兼容性考虑
PCB 完成后原理图与PCB的对应
一般规那么和要求
*按统一的要求选择图纸幅面、图框格式、电路图中的图形符号、文字符号。
*应根据该产品的电工作原理,各元器件自右到左,自上而下的排成一列或数列。
*图面安排时，电源局部一般安排在左下方，输入端在右方，输出在左方。
*图中可动元件〔如继电器〕的工作状态，原那么上处于开断，不加电的工作位置。
*将所有芯片的电源和地引脚全部利用。
///////////////////////////
信号完整性与电磁兼容性考虑
*对输入输出的信号要加相应的滤波/吸收器件;必要时加硅瞬变电压吸收二极管或压敏电阻SVC
*在高频信号输出端串电阻。
*高频区的退耦电容要选低ESR的电解电容或钽电容
*退耦电容容值确定时在满足纹波要求的条件下选择更小容值的电容，以提高其谐振频率点
*各芯片的电源都要加退耦电容，同一芯片中各模块的电源要分别加退耦电容；如为高频那么须在靠电源端加磁珠／电感。
///////////////////////////
PCB 完成后原理图与PCB的对应
对PCB分布参数敏感的元件(如滤波电容，时钟阻尼电阻,高频滤波的磁珠／电感等)的标称值进展核对优化，如有变更与时更新原理图和BOM,由PCB Layout 时重排标号信息更新原理图和BOM,生成的BOM文件中，元器件明细表中不允许出现无型号的器件。一样型号的器件不允许采用不同的表示方法，如4.7K的电阻只能用4.7K表示，不允许采用4K7，4.7k等表示方法。
================================
元器件库的制作
元器件布局
光学点的放置
电源滤波
线宽与间距
高频时钟
差分信号
PCB分层考虑
信号完整性与电磁兼容要求
PCB设计规X
元器件库的制作
===================================
///////////////////////////
*严格按照元器件厂家提供的数据设计元器件库，必须排除累计误差。
*元器件的引脚焊盘过孔内径提供孔化后孔径，同时在向PCB厂家提供PCB设计文件时必须注明“所有孔径*尽可能参考评估板进展布局设计。
*要求模拟与数字空间隔离；接口模块与主控模块空间隔离；输入和输出隔离。
*高频滤波电容必须靠近器件的电源/地引脚。
*PCB底面放置元件时要考虑结构所允许的元件最高尺寸
*靠近边框4mm内不允许放置元件。
*SMT与SMT零件间距0.5mm以上
*SMT与DIP零件间距0.5mm以上
*螺丝孔/定位孔的半径6mm内不可放置任何元件
*跳线器或SOCKET的放置要考虑其易操做,不可放于高器件(如SLOT)之间
*元器件放置要考虑散热:主发热元件靠近出风口,大体积元件的放置避开风路
*BGA封装的元器件的放置要防止于PCB正中间等易变形区,元器件排列尽可能整齐〔左右对齐〕
*极性方向力求一样。排列在一起的小元件〔电阻、电容、电感、二极管等〕，其标号尽可能连续。
/
////////////
光学点的放置
*光学点用于SMT器件焊接定位用，为直径40mil的无孔无阻焊层焊盘。
*PCB板至少需二个以上的光学点,且须对角放置
*BGA封装的器件与引脚数多于100〔含100〕条的其他封装器件，其对角线必须放置一对光学点。
*光学点应放置在器件外围5mm以内。
*光学点周围3mm之内不可放置任何元件.
///////////////
电源滤波
*电源引入处必须考虑低频和高频的滤波。
*低频滤波电容均匀分布在PCB上，每个大功率器件应安装一个16uF以上的电解电容或钽电容；并由其所放位置处负载的特性与纹波要求确定适当的容值，ESR和ESL。
*元器件的每个〔组〕电源/地均应安装至少一个高频滤波电容。
*当元器件或模组的工作频率较高时要在相应的高频滤波电容靠系统电源端加电感或磁磁珠.
*高频滤波电容必须靠近器件的电源/地引脚。线宽与间距
*尽可能保持宽线宽，所有布线必须8mil以上，特殊情况需要主管同意。
*常规线宽10mil以上。
*在BGA封装的元件面/焊接面的内层焊接球允许使用8mil引出，其他情况应使用10mil。
*模拟信号线的线宽12mil以上。
*线/线间距〔外延〕：≥8mil
*线/孔间距〔外延〕：≥8mil
*孔/孔间距〔外延〕：≥8mil
*总线中的线/线间距〔外延〕：≥12mil
///////////////////////////////
高频时钟
*高频时钟〔20MHz以上的时钟，或上升沿少于5ns的时钟〕必须有地线护送。
*时钟的线宽至少10mil，护送地线的线宽至少20mil。高频信号线的保护地线两端必需由过孔与地层相连，且每5cm左右要打过孔与地层相连。
*时钟发送侧必须串接一个22－220欧姆左右的阻尼电阻。地线护送,与数据线根本等长, 在发送侧加阻尼电阻,不走直角,手工布线...
////////////////////
差分信号
差分信号要求在同一层上且尽可能的靠近平行走线，差分信号之间不允许插入任何信号。并要求等长。
////////////////////
PCB分层考虑
*在有类似的评估板参考时，按照评估板进展。
*在多层板时，建议：
–元件面、焊接面：敏感信号线
–第二层、倒数第二层：地／电源层
–没有电源/地平面隔离的两个信号层的信号走向尽可能的垂直。
*多电源环境下，不能每种电源一层，尽可能减少不同电压电源层相互覆盖。
*有BGA芯片时合理安排出线，减少PCB层数
\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\
信号完整性与电磁兼容要求
1〕高频时钟
建议采用点对点连接或采用星型连接；采用T型连接时要保证等臂长;尽量减少过孔(Via)数量。
2〕终端匹配
用于终端匹配的电容、上拉电阻、下拉电阻、串接电阻等的布线、布局规那么要参考评估板的设计。该靠近driver或receiver侧的必须靠近driver或receiver，该放在receiver之前或之后的必须放在receiver之前或之后。
3〕高频数字总线
频率在50MHz以上的高频数字总线，应尽可能考虑总线中的每条信号线均串接一个22-300欧姆左右的阻尼电阻，频率在75MHz以上时，必须串接阻尼电阻。阻尼电阻必须放在发送侧并尽可能靠近发送器件。
4)走线要回避的敏感位置
高频线要远离输入输出口(input/output port)1/10 英寸以上，如实际限制那么采用地或电源线屛蔽(shielded),高频线要远离晶振(crystal)和时钟芯片.
