Verilog的结构化、数据流、⾏为级描述⽅式
Verilog的结构化、数据流、⾏为级描述⽅式
概述： verilog通常可以使⽤三种不同的⽅式描述模块实现的逻辑功能：结构化、数据流、⾏为描述⽅式。
结构化描述⽅式： 是使⽤实例化低层次模块的⽅法，即调⽤其他已经定义过的低层次模块对整个电路的功能进⾏描述，或者直接调⽤Verilog内部预先定义的基本门级元件描述电路的结构。
数据流描述⽅式： 是使⽤连续赋值语句(assign)对电路的逻辑功能进⾏描述，该⽅式特别便于对组合逻辑电路建模。
⾏为级描述⽅式： 是使⽤过程块语句结构(always)和⽐较抽象的⾼级程序语句对电路的逻辑功能进⾏描述。
⽂章⽬录
说明：
以表达式 L=AB+BC+AC，进⾏verilog代码编写以及RTL视图的观察来描述三种⽅式。
输⼊输出：
输⼊输出
A、B、C L
真值表：
A B C L
0000
0010
0100
0111
1000
1011
1101
1111
逻辑图(下⾯三种⽅式都是为了实现这个逻辑)：
1.结构化描述⽅式及RTL视图
●结构化描述⽅式： 是使⽤实例化低层次模块的⽅法，即调⽤其他已经定义过的低层次模块对整个电路的功能进⾏描述，或者直接调⽤Verilog内部预先定义的基本门级元件描述电路的结构。
●结构化描述代码：
//输⼊端⼝
input A,
input B,
input C,
//输出端⼝
output L
);
wire AB,BC,AC;//内部信号声明
and U1(AB,A,B);//与门
and U2(BC,B,C);//与门
and U3(AC,A,C);//与门
or U4(L,AB,BC,AC);//或门
endmodule
●结构化描述RTL视图：
2.数据流描述⽅式及RTL视图
●数据流描述⽅式： 是使⽤连续赋值语句(assign)对电路的逻辑功能进⾏描述，该⽅式特别便于对组合逻辑电路建模。
●数据流描述代码：
module Top
(
//输⼊端⼝
input A,
input B,
input C,
//输出端⼝
output L
);
assign L =(A&&B)||(B&&C)||(A&&C);
endmodule
●数据流描述RTL视图：
3.⾏为级描述⽅式及RTL视图
●⾏为级描述⽅式： 是使⽤过程块语句结构(always)和⽐较抽象的⾼级程序语句对电路的逻辑功能进⾏描述。
●⾏为级描述代码：
//输⼊
input A,
input B,
input C,
//输出
output reg L
);
always@(A,B,C)
begin
ca({A,B,C})
3'b000: L = 1'b0;
3'b001: L = 1'b0;
3'b010: L = 1'b0;
3'b011: L = 1'b1;
3'b100: L = 1'b0;
3'b101: L = 1'b1;
3'b110: L = 1'b1;
3'b111: L = 1'b1;
default: L =1'bx;
endca
end
endmodule
●⾏为级描述RTL视图：
4.常⽤门级元件
verilog拓展知识：VerilogHDL内置26个基本元件，其中14个门级元件，12个开关元件。以下为我们常⽤的门级元件。
