PCIE协议解析synopsysIP基本配置空间总结读书笔记（14）1.2 PCI configuration SPACE（256 BYTE）
其 中寄存器的Capability包括：
Ø PCI Configuration Space
Ø PM
Ø MSI
Ø MSI-X
Ø PCIE
Ø VPD
1.2.1 PCI Configuration Space
Byte
Byte 3Byte 2Byte 1Byte 0
Offt
0x00Device ID（ROS）Vendor ID（ROS）
0x04Status Register（ROS）Command Register（RW）
x08Class Code（ROS）Revision ID
0x0C BIST(0x00)（RO）Header Type（ROS）Latency Timer（RO）Cache Line Size（RW）
0x10Ba Address Register 0
0x14Ba Address Register 1
0x18Ba Address Register 2
0x1C Ba Address Register 3
0x20Ba Address Register 4
0x24Ba Address Register 5
0x28CardBus CIS Pointer RO(cs)
0x2C Subsystem ID RO(cs)Subsystem Vendor ID RO(cs)
0x30Expansion ROM Ba Address (RW)下叉
0x34Rerved CapPtr
0x38Rerved
0x3C Max_Latency1 RO(cs)Min_Grant1 RO(cs)Interrupt Pin RO(cs)Interrupt Line
该部分的寄存器⼤部分为 只读寄存器，DBI可以进⾏设置的为蓝⾊的部分 寄存器：背井离乡是什么意思
其中，⽤户需要配 置的寄存器主要包括为以下两个：
1、Command Register（RW）：
该寄存器为PCI设备的命令寄存 器，该寄存器在初始化时，其值为0，此时这个PCI设备除了能够接收 配置请求总线事务之外，不能接收任何存储器 或者I/O请求。系统软件需要 合理设置该寄存器之后，才能访问该设备的存储器或者I/O空间。在Linux系统中，设备驱动程 序调⽤pci_enable_device函数，
使能该寄存器 的I/O和Memory Space位之后，才能访问该 设备的存储器或者I/O地址空间。
2、Ba Address Register：
设置地址段。
篮球比赛方案1.2.2 1.2.2 PCI Power Management Capability Register
Byte Offt Byte 3Byte 2Byte 1Byte 0
Power Management Capabilities (PMC)（RO（cs））Next Capability
Pointer （RO(cs)）
Capability ID (0x01) （RO）
+0x4Data（RO）PMCSR_BSE
Bridge
Extensions（RO）
Power Management Control Status Register
(PMCSR)（RW）
该部分只有PMCSR可以配置，配置的具体内容为配置PCIe的电源状态，默认为D0状态，可以不配置。
1.2.3 1.2.3 PF MSI Capability Register Details
MSI Capability被所有需要产⽣中断的PCIe 设备所需要，其Capability的 寄存器结构如下：
Byte Offt Byte 3Byte 2Byte 1Byte 0
Message Control Register Next Capability
Pointer
Capability ID (0x05)
+0x4MSI Lower 32-bit Address Register
+0x8MSI Upper 32-bit Address Register
+0xC Rerved MSI Data
+0x10Mask Bits Register
小雪古诗+0x14Pending Bits Register
该部分是MSI capability，控制PEIe的中断功 能，在Loopback阶段，系统可以不考虑中断的功能，所以该部分可以不使能，⽽该部分的默认状 态为disable，所以不⽤配置。
1.2.4 1.2.4 PF MSI-X Capability Register Details
MSI-X Capability作为是⼀种可选的capability， 与MSI capability⼀样都是中断控制的capability， 但是MSI-X要⽐MSI复 杂，对于某个具体的PCIe设备，仅⽀持⼀种报⽂，虽然两种capability可以存在同⼀个链表中，但是两者仅有⼀个可以使能。MSI-X Capability中断机制与MSI Capability的 中断机制类似。PCIe总线引出MSI-X机 制的主要⽬的是为了扩展PCIe设备使⽤中断向量的个数，同时解决MSI中断机制要求使⽤中断向量号连续所带来的问题。MSI中断机制最多只能使⽤32个 中断向量，⽽MSI-X可以使⽤更多的中断向量。
Byte Offt Byte 3Byte 2Byte 1Byte 0
MSI-X Control Register Next Capability
Pointer
教科版五年级下册科学教案Capability ID (0x11)
+0x4MSI-X Table Offt (31:3) and BIR (2:0) +0x8MSI-X PBA Offt (31:3) and BIR (2:0)与MSI情况相同，默认情况下为disable，所以不需要配置。
1.2.5 1.2.5 PF PCI Express Capability Register Details
Core实 现了PCIe 3.0定义的所有Capability Structure，除了Root Port register。
Byte Offt Byte 3Byte 2Byte 1Byte 0
PCI Express Capabilities Register Next Capability
Pointer
Capability ID (0x10)五年级音乐教案
+0x4Device Capabilities
+0x8Device Status Device Control
+0xC Link Capabilities
+0x10Link Status Link Control课本剧是什么意思
+0x24Device Capabilities 2
+0x28Device Control 2
挫折+0x30Link Status 2Link Control 2
Device Control ：其中14:0的bit位是通过parameter 设置的，DBI只读。唯⼀能够通过DBI访问的为第15bit，该bit为的功能为：Initiate Function Level Ret 。
Device Contro2 ：该部分的寄存器都是通过Parameter设置的，但是部分可以通过DBI访问，但是从loop back的⾓度来说，不需要改变。
1.3 1.3 总结
对于PCI configuration Space部分， 需要配置的寄存器只有两个：
1、Command Register（RW）：
2、Ba Address Register：
