FPGA经典100问之<；仿真20问>
FPGA是什么？
FPGA即现场可编程逻辑门阵列（英语：Field Programmable Gate Array, FPGA），是一个含有可编辑元件的半导体设备，可供使用者现场程式化的逻辑门阵列元件。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
现把历年来众多网友和专家联手打造的FPGA经典100问奉献给大家，包括<HDL 28问>、<；仿真20问>、<；设计实现31问>、<；下载验证16问>、<；入门与提高5问>。初学者必备！
1、感觉是quartus 9.0不兼容nios ii 9.0？求助
一川烟雨问：
求助，刚刚开始学NIOS ，之前安装quartus9.0，使用一直很正常（用verilog编写），现在安装nios9.0，安装的目录就在quartus9.0里面，每次打开Nios IDE都会出现下面这个对话框，是不是我那里安装问题啊
paradoxfx答：
这不是缓存里的垃圾文件么，不像是nios和quartus冲突，倒像是qq和nios冲突；清理一下垃圾文件，杀杀毒
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2、求助，ISE的新建菜单怎么少了
_l_问：
各位高手，请问为什么我安装完ISE 12.1(System Edition)后，New source wizard 的菜单里只有下面这面几项，其他文件类型没有了？安装时基本都是默认选择，能装的都装了。如下图：
dan_xb答：
你装的是什么版本啊，为啥我的不是长这个样子的？
paradoxfx答：
楼主貌似安的时候选择的不是system edition
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3、求助，为什么quarus9.0调用不了modelsim
oyx925问：
我跟着特权同学第七课设置分频器那个实验一步一步的做，到最后，启动仿真的时候，却出现了Error: Can't launch the ModelSim-Altera software -- the path to the location of the executables for the ModelSim-Altera software were not specified or the executables were not found at specified path
的错误，求解！谢谢！
leftenvoy答：
建议修复一下软件试试
1075490268答：
没有指示modelsim的路径。
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4、debug-用verilog 编的PWM程序
journy问：
下面是用verilog编的产生PWM信号波的实验。利用8个拨位开关输入，产生PWM波，周期为256ms。例如当开关为10010000时，PWM波128ms处于状态1~~~128ms处于状态0。以下是我的程序，语法上都已经通过，但是仿真结果是错的，可能是逻辑错误，但是始终找不到错误，在此恳请各位高手指点！
module PWM(
input mclk,
input [7:0]pul_width, //the width of the pul is determained by the swich
output pwm_out
);
reg[31:0] count1;
reg[31:0] count2;
reg clk_1ms;
reg OFF;
reg[7:0] period;
//fenpin 1ms
always@(podge mclk)
begin
if(count1==499999)
begin
count1<=0;
clk_1ms<=1;
end
el
begin
count1<=count1+1;
clk_1ms<=0;
end
end
//period=256ms
initial
begin
period<=8'hff;
end
always@(podge clk_1ms) begin
if(count2>=period-1)
count2<=0;
el
count2<=count2+1;
end
always@(podge clk_1ms) begin
if(count2<=0)
OFF<=0;
el if(count2>=pul_width)
OFF<=1;
el
OFF<=OFF;
end
assign pwm_out=!OFF;
endmodule
晴天小猪答：
这个错是怎么个错法？个人感觉可能没有设置复位初始化，跑仿真的时候可能有几个信号就一直停在不定态出不来波形了。initial初始化我觉得不太可取，在testbench里面可以这么用，如果是要综合成电路的话不知道编译器能不能综合成你想要的电路结构。可以尝试增加rst_n的异步复位到各个always中，然后将period的初始化用parameter period = ?? 这样的方法代替
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5、仿真后输出一直为0是怎么回事？
meiercc问：
我刚开始学verilog，做了一个分频的程序，但是仿真后输出一直为0，自己想了半天也不知道是哪的问题。希望各位哥哥姐姐们指点下。下面是我的程序和testbench。module fp(clk,rst_n,clk_25);
input rst_n,clk;
output clk_25;
reg [25:0] cnt1;
reg clk_25;
always @(podge clk)
begin
if(!rst_n)
begin
cnt1<=0;
clk_25<=0;
end
el if(cnt1==26'd2*******)
begin
cnt1<=0;
clk_25<=~clk_25;
end
el cnt1<=cnt1+1'b1;
end
endmodule
testbench：
`timescale 1 ns/ 1 ps
module fp_vlg_tst();
reg eachvec;
reg clk;
reg rst_n;
wire clk_25;
fp i1 (
.clk(clk),
.rst_n(rst_n),
.clk_25(clk_25)
);
initial
begin
clk=0;
forever #20 clk=~clk;
end
initial
begin
rst_n=0;
#1000;
rst_n=1;
end
endmodule
ppc68答：
仿真时间给的够不够呢，rst_n过了1000ns才置高
duqiheng861110答：
#1000 有点大了
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6、【软件求助】Modelsim后仿真错误求教
axinaim9问：
Modelsim 6.0 + ISE8.1 进行仿真时，modelsim报告错误，详细信息如下：
# vsim -lib work -sdfmax /UUT=int_test3.sdf -t 1ps test2
# ** Error: (vsim-SDF-3196) Failed to find SDF file "int_test3.sdf".
# Error loading design
# Error: Error loading design
似乎是sdf文件的问题，上网搜了许久也未找到清晰的解决办法。拜谢求解
ilove314答：
通常后仿真没通过呢，你应该试着找找是不是你的HDL代码是不可综合的，就是说连综合都无法进行，那更别谈后仿真了。
佳茗答：
以下是转别人的，具体问题不一样，但相似，不知道有没有帮助！不太懂转：modelsim仿真时找不到sdf文件的问题平台：i9.2 modelsim6.2 直接从i9.2中进行post-route simulation时候，出现一个错误：Error: (vsim-SDF-3196) Failed to find SDF file ".sdf". 查看了一下.tdo文件，发现里面关于sdf的命令是这样写的：这里的tbname是测试信号文件名vsim -t 1ps -sdfmax "/UUT=.sdf" -lib work tbname_vhd 这样显然是找不到.sdf文件的，这里需要用
到的sdf文件应该在工程目录下的：netgenparProjectName_timesim.sdf 前面的命令改成：vsim -t 1ps -sdfmax "/UUT=netgen/par/ProjectName_timesim.sdf" -lib work tbname_vhd
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7、Modelsim仿真FIFO读不出数据
lyluntan问：
写了一个异步FIFO的程序，满和空等信号都是正常的，但是却读不到数据。请高手赐教
ppc68答：
rst是高有效吧
jonson_simth答：
满和空不正常吧！
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8、modelsim使用错误
jiereliyi问：
编译正常启动仿真后出错。三个项目文件一个仿真文件
# Reading C:/altera/10.0/modelsim_a/tcl/l
# do vga_nios_run_msim_rtl_vhdl.do
# if {[file exists rtl_work]} {
# vdel -lib rtl_work -all
# }
# vlib rtl_work
# vmap work rtl_work
# Copying C:\altera\10.0\modelsim_a\win32aloem/../modelsim.ini to modelsim.ini
# Modifying modelsim.ini
# ** Warning: Copied C:\altera\10.0\modelsim_a\win32aloem/../modelsim.ini to modelsim.ini.
# Updated modelsim.ini.
#
# vlog -vlog01compat -work work +incdir+D:/nios_project/vga {D:/nios_project/vga/vga_controller_stream.v}
# Model Technology ModelSim ALTERA vlog 6.5e Compiler 2010.02 Feb 27 2010
# -- Compiling module vga_controller_stream
#
# Top level modules:
# vga_controller_stream
# vcom -93 -work work {D:/nios_project/vga/VGA_Timing.vhd}
# Model Technology ModelSim ALTERA vcom 6.5e Compiler 2010.02 Feb 27 2010
