全减器

课程设计--－位二进制全加器

全减器

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组合逻辑电路课程设计之——

4位二进制全加器/全减器

作者:姓名：周志敏学号:290７30１001

姓名：王光甫学号:2９07３01００７

姓名：沈俊楷学号：２９07301004

课程设计题目要求：

使用74LS２83构成4位二进制全加＼全减器。

具体要求:1）列出真值表；

2)画出逻辑图；

3）用ＶeｒilogHＤL进行仿真。

摘要

加法器是数字系统中的基本逻辑器件。例如:为了节省资源，减法器和硬件

乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的,因此在实际

的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面问题。多

为加法器的构成有两种方式:并行进位和串行进位方式。并行进四年级英语手抄报简单又漂亮 位加法器设有并

行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。

通常，并行加法器比串行加法器的资源占用差距也会越来越大。

本文将采用４位二进制并行加法器作为折中选择,所选加法器为7４LS２

83,74LS２83是４位二进制先行进位加法器,它只用了几级逻辑来形成和及进位

输出，由其构成4位二进制全加器;而四位的全减器可以用加法器简单的改造而

来。

采用ＶeｒｉlogＨDL对四位的全加器－全减器进行仿真。

关键字

74LS2８3，全加器,并行进位，串行进位，全减器,VｅriloｇHＤL仿真

总电路设计

一、硬件电路的设计

该4位二进制全加器以74ＬＳ２83(图1）为核心,采用先行进位方式,极大

地提高了电路运行速度,下面是对4位全加器电路设计的具体分析。

ﻩ图1

1）全加器

全加器是针对多于一位的操作数相加,必须提供位与位之间的进位而设计的

一种加法器,具有广泛而重要的应用。其除有加数位X和Y，还有来自低位的进

位输入CIN，和输出S(全加和)与COＵT(送给高位的进位）,满足下面等式:

SXYCINXY



CIN



X



YCIN



X



Y



CINXYCIN

COUTXYXCINYCIN

其中，如果输入有奇数个1，则S为1;如果输入有２个或２个以上的1，则

ＣOUT为1。实现全加器等式的电路如图3所示,逻辑符号见下

图2

图3

2）四位二进制加法器

a）串行进位加法器

四位二进制加法器可以采用４个一位全加器及连成串行进位加法器,其实现

框图如下

输入:

Inpｕt:Ａ3A２A1A０加数输入

B3B２B1B0加数输入

C0进位输入（CIN)

输出:

OｕtｐutS3S２S1S0和数输出

C4进位输出（CＯUT)

b)超前位链结构加法器

SABC

i1

COUTABC

i1

(AB)

令

G

i

A

i

B

i

产生进位

P

i

A

i

B

i产生

传输信号

四位全加器的进位链逻辑可以表示为如下:

C1G1P1C0

C2G2P2G1P2P1C0

C3G3P3G2P3P2G1P3P2P1C0

C4G4P4G3P4P3G2P4P3P2G1P4P3P2P1C0

根据上面对加法器的具体分析，下面给出的是４位二进制全加器的部分真值

表：

A3Ａ2Ａ1A０B３B2ＢＢ0CIS３S２S1S0COUT

１Ｎ

1

1

１

1

1

1

1

1

1

1

.......．.．．．...．.．.．.....．．．..

下面是74LS283四位二进制全加器的逻辑电路图：

..．0

0

１

1

0

０

0

0

0

1

．..0

1

０

1

1

１

1

0

０

0

0

1

0

1

0

１

１

０

１

０

..．0

0感恩节策划

0

0

0

0

0

０

０

0

1

１

0

0

０

0

１

1

１

1

．．.

以上部分是对4位二进制全加器电路硬件的详细设计。

3）全减器

全减器有两种构造方法

方法一:

全减器处理二进制算法的一位,其输入位为X(被减数),Y（减数）和BIＮ（借

位输入）,其输出位为D(差)和BＯUＴ(借位输入）。根据二进制减法表，可以写

出如下等式：

D=X○○○YBIＮ

ＢOUT＝X’*Y+Ｘ’*BIN+BIN

这些等式非常类似于全加器中的等式,应该不足为奇。所以我们可以按照全加

器的构成思路来构造全减器。

方法二：

根据二进制补码的减法运算，X－Ｙ可以通过加法操作来完成，也就是说,可以

通过把Y的二进制补码加到Ｘ上来完成。Y的二进制补码等于Y’+1，其中Ｙ’

等于Y的各个位取法。所以

X－Y=X+（-Y)=X+（Y’+1)

即全减器可以通过全加器来实现。

SELECT

B4

B3

B2

B1

CIN

我们将7４LS283的Ｂ口的四个输入作如上图的改动,添加了一个选择端

lect，通过他来控制是做加法运算还是减法运算。

做减法运算Ｓeｌeｃt=1时各个与非门的输出与输入相反,达到了去反的目的,

此时cin=1，从而实现了减法功能。

做加法运算Select=0时各个与非门的输出与输入相同,达到了保持不变目的,

此时ｃin=外部输入，从而实现了加法功能。

全减器的真值表（利用74ｌs2８3构成）

A3A2Ａ1A0B3ＢB1B0CIS3S2S1S０COＵ

２ＮT

000

010

１00

11０

010

010

010

000

000

100

101

111

1０0

11０

100

110

１11

101

１１1

10１

．.．.....．．.............．.．．..．．.．.．..．....

所以总的逻辑电路图如下

a1

a2

a3

SELECT

B4

B3

B2

B1

CIN

1

7

3

2

4

1210

A4SUM_4

1413

A3SUM_3

31

SUM_2

5

A2

4

A1SUM_1

11

B4

15

B3

2

B2

6

B1

79

C0

C4

74LS283

总的真值表:即将全加器真值表和全减器真值表合成而得,

此处省略。

二、软件程序的设计

本设计采用VerｉloｇHDＬ语言的所设计的4位二进制全加器进行仿真,下

面是具体的ＶｅrｉlｏgHDＬ程序：

第一步:建一VHD程序，半加器的。hadd＿ｖ.vｈｄwps怎么加页码 ﻫlibraryｉeee;

uieee．stｄ_lｏgｉｃ_1164．ａll;

_logic＿ｕnsigned.ａll;ﻫﻫenｔityｈ

ａdｄ_vｉｓﻫporｔ（a,b：ｉｎstd_logｉｃ;

ｓ，ｃ:outstｄ_logiｃ）;

endhadｄ_v;

ﻫａrcｈｉtｅcｔureaoｆhadd_vis

signalｔemp：s开关插座十大排名 ｔｄ_logic_vｅｃｔor(1doｗｎｔo0);ﻫ

bｅｇinﻫteｍp<=('０'＆A)+B;ﻫs＜＝ｔeｍp(０);ﻫ

c<=ｔemp（1);

ｅndａ;ﻫ编译通过

第二步:建一VHＤ程序，全加器。fａdd_v.ｖhdﻫlibraｒｙieee；

uieｅｅ.std_logic_11６４.alｌ;

uｓeieｅｅ.std_logｉc_unｓigｎed.ａｌｌ;

ﻫｅｎtｉtyfadd_vis

port(a,b,cｉ：iｎsｔd＿logiｃ；

s,cｏ：ｏutstd_loｇｉc）；

enｄfａdｄ＿ｖ;ﻫﻫarcｈitectuｒeaｏfｆadｄ＿visﻫsignalｔ油漆调色

emｐ:std_lｏgiｃ_ｖｅcｔor(1ｄownｔo0)；ﻫbｅgin

temp＜=('0＇&a）＋b+ci;

s＜＝ｔemp（0);ﻫco<=ｔeｍｐ(１);

endａ;ﻫ编译牛排怎么煎好吃 通过。ﻫ第三步:建一VHD程序。为程序包,加入全加,半加两

个实例add＿v.vｈdﻫＬIBRARYieeｅ;ﻫUSEieee.ｓtｄ_logic＿11６４.AＬＬ；ﻫPAC

ＫAGEaｄｄ_ｖISﻫＣOMＰOＮENThadｄ_v

ﻫＰOＲT(

ａ,b:ＩNＳTD_ＬＯGIＣ;

s如沐春风是什么意思 ,ｃ:OUTSTD_LＯＧＩ美食记忆 C）；ﻫENDＣ

OMＰＯNENT;

COＭPONENＴfadd_v

ﻫPORＴ(

a,b,ci:ＩNSＴD_LOＧＩＣ;

s,ｃo:OUＴSTＤ_LOGIＣ）;

EＮDCOＭＰONENT;ﻫﻫﻫＥNＤａdd＿v;ﻫ

第四步：四位加法器程序add4_v.ＶＨD

liｂraryieｅe;

uｓeｉeｅe.sｔd_ｌｏgic_11６ｌ;

ｕｓeWork.aｄd_ｖ．alｌ;

enｔiｔyadd4＿vｉｓﻫｐｏrt(Ａ,B:iｎstd_ｌogic＿vｅcｔｏr(3dｏｗnto

0）;ﻫS：outｓtd＿loｇic_vector(3downto0)；

ｃｏuｔ：outstd＿ｌogiｃ);ﻫｅnｄａdｄ4_ｖ；ﻫarchiteｃturex

ｏfadd4_viｓﻫsigｎalN１,N２,Ｎ３：std_ｌｏgｉｃ;ﻫbegｉn

h0：hadd_vﻫportmａp(a=＞A（0),b=>B(0),ｓ=>S(0），c=>N1);

h1:ｆａdd_vﻫporｔｍａｐ(ａ=>A(1)，b=>B(１),cｉ＝>N1，ｓ

=>Ｓ(1),co＝>Ｎ2);ﻫｈ2:fａdｄ_ｖﻫｐｏｒtmap(a=＞Ａ(２),b

＝>B(2),ci＝>Ｎ2,ｓ=>S（2）,co=＞N3)；

h3：fａｄd_ｖ

portmaｐ(a=>A(３),b=＞B(3),ci=>N3，ｓ=>Ｓ(3),co=>ｃout);ﻫeｎdx;

结束。

结语

通过我们小组成员的共同努力，完成了由７4ＬS28３构成的4位二进制全加

器的电路硬件设计和VeｒｉloｇHDL软件仿真,最终我们的设计成果较好地完成

了设计要求,同时我们也在本次设计过程中进一步掌握了组合逻辑电路的相关知

识以及进一步熟悉VｅriｌoｇHDL语言的应用。