女人脾虚吃什么食物补最快摘要
模数转换器（ADC）作为现代通信系统中的关键电路，其性能直接决定了通信系统的整体性能。在需要中等精度高速ADC的应用场合，如无线网802.11ac通信协议等，流水线逐次逼近型模数转换器（Pipeline-SAR ADC）以其兼顾高速和低功耗的结构特点、对先进工艺兼容良好等优良特性被广泛使用。
针对现代高速通信系统的应用场合，论文设计了一款10bit 500MS/s的Pipeline-SAR ADC，其系统架构为两级结构，两级SAR ADC都实现6bit的数据量化，级间放大器提供4倍增益，设置2bit 级间冗余。在第一级SAR ADC中，提出了一种基于自关断比较器的非环路（Loop-unrolled）结构，在每位比较完成后，通过自关断信号将当前位比较器关断，在不影响比较器锁存级保持数据的前提下，极大减小了Loop-unrolled结构的功耗；同时，针对Loop-unrolled结构多个比较器之间的失调失配，采用了一种基于参考比较器的后台失调校准方法，参考比较器的引入使得该校准方法可以在不增加额外校准时间的前提下完成后台校准，保证了系统的高速特性。级间放大器采用了一种增益稳定的动态放大器，通过将动态放大器的增益构造为同种参数比例乘积的形式，实现增益稳定，并对其工作时序进行了优化，避免了额外时钟相的引入。第二级SAR ADC采用了两路交替比较器结构，同时对两个比较器采用了前台失调校准，以避免引入额外的校准时间。由于级间放大器仅提供4倍增益，第二级的量化范围较小，本文在第二级电容阵列的设计上使用了非二进制冗余，以减小DAC建立误差造成的影响。本文还设计了数字码整合电路、
全局时钟产生电路，以保证整个Pipeline-SAR ADC设计的完整性。
本文基于TSMC 40nm CMOS工艺设计了具体的电路与版图。后仿真结果表明，在1.1V电源电压下，采样率为500MS/s时，输入近奈奎斯特频率的信号，在tt工艺角下，有效位数（ENOB）达到9.2位，无杂散动态范围（SFDR）达到64.5dB，功耗为7.52mW，FoM值为25.76fJ/conv.step，达到设计指标要求。
关键词：流水线逐次逼近型模数转换器，自关断比较器，非环路结构，动态放大器
Abstract
As a key circuit in modern communication system, the performance of analog-to-digital converter (ADC) directly determines the overall performance of communication system. Pipeline-SAR ADC (Pipeline-SAR ADC) is widely ud in applications requiring medium-resolution and high-speed ADC, such as 802.11ac wireless communication protocol, becau of its high-speed and low-power feature, and well-adapted in advanced CMOS technology.
Aiming at the application of modern high-speed communication system,a 10bit 500MS/s low-power Pipeline-SAR ADC is designed in this thesis. The Pipeline-SAR ADC designed in this thesis is a two-
stage structure. Both of the two SAR ADCs are 6bit. The inter-stage amplifier provides a gain of 4 and ts up 2 bit inter-stage redundancy.. In first stage SAR ADC, this thesis propos a Loop-unrolled structure bad on lf-switch-off comparator. After each comparison is completed, the current comparator is switched off by lf-switch-off signal, which greatly reduces the power consumption of the Loop-unrolled structure without affecting the data latch of the comparator. At the same time, to reduce the mismatch between multiple comparators in Loop-unrolled structure, a background offt mismatch calibration method bad on reference comparator is adopted. The introduction of reference comparator makes the background calibration to be completed without additional calibration cycle, thus ensuring the high-speed characteristics of the system. A gain-stable dynamic amplifier is ud as the inter-stage amplifier. The gain of the dynamic amplifier is constructed as a proportional product of the same parameters to achieve gain stability, and its time quence is optimized to avoid the introduction of additional clock pha. The cond stage SAR ADC also pays attention to high-speed design which adopts alternative comparator structure, and us foreground offt calibration for the two comparators to avoid introducing additional calibration cycle. Becau the inter-stage amplifier only provides 4 times gain which leads to the small quantization range of the cond stage , non-binary scaled redundancy is ud in the design of the cond stage CDAC to reduce the influence of DAC ttling error. In order to ensure the integrity of t
he whole Pipeline-SAR ADC design, the digital code combination circuit and the global clock generation circuit are also designed.
The prented Pipeline-SAR ADC is implemented in the TSMC 40nm CMOS process. Post-simulation shows the ADC exhibits a 9.2ENOB, 64.5dB SFDR and 7.52mW power consumption at a Nyquist input frequency at tt-corner when operating at a sampling rate of 500MS/s and 1.1V power supply.FoM is 25.76fJ/conv.step, and meets the design requirements.
Keywords: Pipeline-SAR ADC,lf-switched-off comparator,loop-unrolled,dynamic amplifier
目录
摘要 .......................................................................................................................................................... I Abstract ................................................................................................................................................... I II 目录 ......................................................................................................................................................... V 第一章绪论.. (1)
1.1 研究背景及意义 (1)
1.2 国内外研究现状 (1)
1.3 论文研究内容 (4)
1.4 论文组织结构 (5)
第二章Pipeline-SAR ADC综述 (7)
2.1 ADC主要性能指标参数 (7)
2.1.1 静态性能参数 (7)
2.1.2 动态性能参数 (8)
2.1.3 综合性能参数 (10)
2.2 SAR ADC概述 (10)
2.2.1 SAR ADC基本工作原理 (10)
2.2.2 高速SAR ADC系统结构优化方法 (11)
2.3 Pipeline-SAR ADC概述 (13)
2.3.1 Pipeline-SAR ADC基本工作原理 (13)
2.3.2 Pipeline-SAR ADC低功耗优化方法 (15)
2.4 本章小结 (15)省级重点高中
第三章系统级设计 (17)
3.1 Pipeline-SAR ADC系统结构 (17)
3.2 动态放大器工作原理及性能分析 (18)
3.2.1 基本原理 (18)
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3.2.2 性能参数 (19)密云黑龙潭
3.2.3 动态放大器优缺点分析 (20)
3.3 Pipeline-SAR ADC非理想因素分析 (21)
3.3.1 CDAC电容失配 (21)
3.3.2 比较器失调失配 (23)
3.3.3 级间增益偏差 (25)
3.4 比较器失调校准方法 (26)
3.4.1 第一级比较器失调校准方法 (26)
3.4.2 第二级比较器失调校准方法 (27)
3.5 本章小结 (27)
东南大学硕士学位论文
第四章电路设计及前仿真 (29)
4.1 第一级SAR ADC电路设计 (29)
4.1.1 采样开关与CDAC电容阵列 (29)
4.1.2 电容阵列开关方法 (34)
4.1.3 基于自关断比较器的Loop-unrolled结构 (36)
4.2 增益稳定的动态放大器电路设计 (38)
4.3 第二级SAR ADC电路设计 (41)
4.3.1 非二进制冗余的CDAC电容阵列 (41)
4.3.2 高速低功耗比较器 (43)
4.3.3 两路交替比较器异步控制与锁存逻辑 (43)
4.4 比较器失调校准电路设计 (47)
4.5 数字码转换整合电路设计 (48)
4.6 全局时钟产生电路设计 (49)
漏尿的原因4.7 整体电路前仿真 (51)
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4.8 本章小结 (52)
第五章版图设计与后仿真 (53)
5.1 版图非理想因素分析 (53)
5.2 Pipeline-SAR ADC各模块版图设计 (54)
5.2.1 关键电路模块设计 (54)
5.2.2 整体版图布局 (57)
5.3 后仿真及结果分析 (58)
5.4 本章小结 (60)
第六章总结与展望 (61)
6.1 工作总结 (61)
6.2 未来进一步工作的展望 (61)
致谢 (63)
参考文献 (65)
作者简介 (69)
省略号怎么打出来第一章绪论
第一章绪论
保尔小传1.1研究背景及意义
近年来，随着CMOS制造工艺的不断发展，基于数字信号处理的现代高速通信系统，例如超宽带无线电，高速串行链路收发器，无线以太网等，也得到了长足的进步。CMOS工艺尺寸的不断缩小，显著提升了单个晶体管在功耗、速度方面的性能，从而使数字信号处理电路的性能大大提高。但是，支持一个完整通信系统良好运作的，不单单只是数字信号处理电路，高速的信号采样同样是重中之重。而现实世界中的信号几乎都是模拟信号，这样一来要获得高速高质量的信号采样，模数转换器就成了制约信号质量的关键电路模块。
模数转换器可以分为两大类，一类是奈奎斯特率采样型，其信号带宽为采样率的一半；另一类是过采
样型，其信号带宽由采样率和过采样比决定。其中奈奎斯特率模数转换器又有快闪型（Flash），逐次逼近型（SAR），流水线型（Pipeline）这几种主要结构，过采样ADC主要指Σ-Δ型ADC。各种ADC类型因各自不同的系统结构，具有不同的性能特征。表1-1汇总了各类型ADC 的主要性能特点。
表1-1 各类ADC性能特点汇总
而随着现代数字信号处理系统的性能要求不断提升，仅靠传统单一的ADC结构已经很难适应日益增长的性能需求，因此各类混合结构的ADC得以发挥其巨大的优势，大大丰富了ADC的研究方向。例如Flash SAR结构，先采用Flash结构量化前几位，之后再用SAR结构进行余下数据位的量化，既保持了整个系统的低功耗特性，又提升了ADC的速度。又比如Pipeline SAR结构，采用两级或更多的SAR ADC通过放大器级联，显著提升ADC系统性能的同时，又保留了SAR ADC的低功耗特性。得益于SAR结构对于工艺尺寸缩减的不敏感性，SAR ADC几乎在各类混合结构中都有出现，其中Pipeline SAR的混合结构以其高速低功耗的特性，可以适用于多种应用场合，再加上相对简单的系统结构，受
到众多研究者的青睐。同时低功耗的特性使得可以方便的采用时间交织（Time-Interleaved）技术大幅提高性能，在5G通讯如火如荼发展的时代，有着强大的应用前景。
考虑到Pipeline SAR ADC的众多优良特性以及广阔的应用场景，本文以中等精度高速的Pipeline SAR ADC作为研究对象，研究并设计一款应用于通信系统的，便于时间交织Pipeline SAR ADC，在保证精度速度的前提下尽可能满足低功耗。
1.2国内外研究现状
早在1975年，加州大学伯克利分校的P.R.Gray等人就提出了第一款二进制权重的电容重分配型
