#script for Design Compiler# Language : TCL# Usage :# 1) make sure the lib in the current directory# 2)
#script for Design Compiler
# Language : TCL
# Usage :
# 1) make sure the lib in the current directory
中国飞虎队# 2) if you have the file .synopsys_dc.tup,
# t synopsys_dc_tup_file 1,
# if not, t synopsys_dc_tup_file 0
# 3) change Step 3 : Variables to what you want
# Especially : top module name, clock name,
# ret name, all files name, and period
# 4) typing dc_shell-t -f l | tee -i run.log
#
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读书的诗句t synopsys_dc_tup_file 0
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托福分数对照表# Step 1 :
# Setting Up path and library：
# If you have edited the file .synopsys_dc.tup, then you can skip over this step
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if { $synopsys_dc_tup_file == 0} {
t arch_path [list /home/chanshi/dc/library/smic /home/chanshi/dc/rfid/source /home/chanshi/dc/script]
t target_library {typical.db}
#t target_library {CSM35OS142_typ.db};
# if you want u typical library,change to typical.db
#t link_library [list {*} ram_interp_typical_syn.db ram_458_typical_syn.db typical.db]
t link_library [list {*} $target_library]
}
#t symbol_library {csm18ic.sdb csm18io.sdb}
#t synthetic_library {dw_foundation.sldb};
# Design Ware
t command_log_file "command.log"
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# Step 2 :
# Compile Swithes
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#t verilogout_no_tri true ;
# if inout ud, tri net will be ud
#通过将三态（tri）逻辑声明成线网（wire）来确保网表中不会出现三态逻辑，因为一些布线工具很难读取包含tri、tran源语、assign语句的网表，对于“inout”类型的port,DC产生tri wire 语句和tran 源语，对于tri，还会产生assign语句
t test_default_scan_style multiplexed_flip_flop
#设置扫描链的类型，还可以通过t_scan_configuration -style来设置
t link_force_ca ca_innsitive
#设置link命令是否区分大小写，默认是check_reference,就是根据产生reference的模块格式来判断是否大小写敏感，如果是vhdl格式就是不敏感，如果是verilog就敏感
define_name_rules VLSI_NET -allowed "a-zA-Z0-9_" -first_restricted "0-9_" -type net -max_length 256
define_name_rules VLSI_CELL -allowed "a-zA-Z0-9_" -first_restricted "0-9_" -type cell -max_length 256
define_name_rules VLSI_PORT -allowed "a-zA-Z0-9_" -first_restricted "0-9_" -type port -max_length 256
define_name_rules TAN_RULE -allowed "a-zA-Z0-9_" -first_restricted "0-9_\[]" -max_length 256 -map {{{"*cell*", "mycell"}, {"*-return", "myreturn"}}};
学习计划
t hdlin_check_no_latch "true"
#设置如果推断出锁存器，是否报warning，默认是fal，即不报。
t hdlin_merge_nested_conditional_statements "true"
#顾名思义，是否把嵌套的if融合，默认值是fal，就是对于嵌套的条件语句（if或ca语句）中的每一个if和ca都推断出一个选择器，这种做法有利于把某些迟到的条件判断信号（late arriving signals）安排到离输出最近的选择器上（进而有利于减小延迟），如果设成true，就会把这些选择器融合成一个大的选择器，这样所有的选择信号到输出的距离都是相同的
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# Step 3 :
# Define Variables
佩恩天道
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t active_design "whole_modules";
# Top module name
l;
# All RTL source_files (verilog)
租房委托书
t clock_name "clk";
# Name of clock
t ret_name "ret";
# Name of ret
t clk_period 70.0
#设置时钟周期，注意带小数点，这样计算出的值都带小数点，不然小于1的数都显示为0
# Desired Clock Period = 1000/Frequence
t clk_uncertainty_tup [expr $clk_period/200];
#设置时钟不确定性，这里只设置了相对于建立时间的不确定性，就是时钟上升沿有可能提前 clk_uncertainty_tup（时钟偏差和时钟抖动之和）到来，dc要提前clk_uncertainty_tup检查建立时间是否满足
# Uncertainty of clock
t clk_latency [expr $clk_period/10];
#设置时钟延迟，是时钟信号从其实际时钟原点到设计中时钟定义点的传输时间
# Network Latency of clock
#考虑reg1+combo1--------combo2_input+reg2+combo2_output-----------combo3+reg3的模型来解释input_delay和output_delay，中间的combo2_input+reg2+combo2_output是要综合的模块
t input_delay [expr $clk_period/4];
#设置输入延迟，设置一个外部输入（组合逻辑combo1）用了多少时间（即从时钟上升沿到输入数据到来经历的延迟），dc计算还有多少时间留给内部组合逻辑combo2_input，例如时钟周期为10ns，input_delay是4ns，则还有（6-tsu）留给内部组合逻辑combo2_input
# Input Delay of all input ports except clock
t output_delay [expr $clk_period/4];
#设置输出延迟，设置一个外部输出（组合逻辑combo3）用了多少时间（即外部组合逻辑的延迟），dc计算有多少时间留给内部组合逻辑combo2_output，例如时钟周期为10ns，output_delay为4ns，则还有（6-Tclk2Q）留给内部组合逻辑combo2_output
# Output Delay of all output ports
t area_desired 0;立定跳远训练
#设置面积的期望值，用于t_max_area
t wire_load_model "smic18_wl20";遨游汉字王国
#为了精确地计算设置线载模型（DC支持三种模式：
