一、简答题
1.简要说明嵌入式系统的硬件组成和软件组成。
答:硬件组成：微处理器,存储器，输入设备和输出设备。
软件组成:操作系统，文件系统,图形用户接口,网络系统,通用组建模块。
2.S3C２４１０A的ＡHＢ总线上连接了那些控制器？APＢ总线上连接了那些部件？
AHB:LCD控制器，LCD DMA，总线控制器，UＳB主控制器,中断控制器，ＥxtMａｓter，电源管理，Naｎdflash控制器，储存器控制器。
AＰB:通用异步收发器，内部集成电路总线(IIＣ），USB设备控制器，集成电路内部声音总线(ＩＩS），MＭC/SＤ／ＳDIO主控制器，通用Ｉ/O端口(GPIＯ),看门狗定时器（WＤT)，
定时时钟(ＲTC),总线控制器，A/D转换器,串行外设接口，定时器/脉宽调制。
3.ARM体系结构支持几种类型的异常，并说明其异常处理模式和优先级状态?
答，支持7种类型的异常
异常处理过程：（进入异常)ＰＣ→LR，ＣPRS→SＰＳＲ，设置CPＳR的运行模式位,跳转到相应的异常处理程序，(异常返回）ＬR→ＰＣ，SPSR→CＰSR，若在进入异常处理时设置中断禁止位，要在此清楚,复位异常处理程序不需要返回。
Rｅsｅｔ＞数据中指＞快速中断请求（FＩＱ）＞中断请求（ＩRQ）>指令预取中止＞未定义指令和软件中止。
4.简述I２S总线接口的启动与停止过程。
通过I2Ｓ控制寄存器ＩISCON控制，当控制寄存器IＩSCON的地址为0=Ｉ2S禁止（停止);当控制寄存器IISCOＮ的地址为1=I2S允许(开始）。
5.简述ＡRM系统中的中断处理过程。
中断处理过程包括：中断请求、中断排队或中断判优、中断响应、中断处理和中断返回
6.ARM微处理器支持哪几种运行模式？各运行模式有什么特点？
Usｅr：用户模式。绝大部分的任务执行都在这种操作模式下，此为正常的程序执行模式。
ＦIQ:快速中断模式。支持数据传送或通道处理。
IRＱ:普通中断模式。用于一般中断处理。
Ｓupeｒvisoｒ：管理模式。一种操作系统受保护的方式。
Abｏrt:中止模式。在访问数据中止后或指令预取中止后进入中止方式。
Systｅm：系统模式。是操作系统一种特权级的用户方式。
Ｕndef:未定义模式。当执行未定义指令时会进入这种操作模式。
7.当PCLK＝66.5ＭHz时,选择不同的时钟分频(1/2、1／4、１／8、１/1６）输入,分别计算定时器最小分辨率、最大分辨率及最大定时区间。
答：最小分辨率：定时器输入时钟频率=PＣLK／{ｐrescalｅｒ+1}/{dｉvｉｄer值}＝66.5/{0＋1}/{２｝=３3．25０0(ＭHｚ）
一个计数脉冲时间=1/33.２50０MHｚ=0．０300(us)
最大分辨率:定时器输入时钟频率=PＣLK/{255＋1}／｛2}=６6.5／256/2=129.8８28
一个计数脉冲的时间=1／1２９.8８28=７.6992（us）
最大定时区间：由于TCNＴBn=65５35,计数到0共65５36个计数脉冲，
所以６５536*7．６９92=０.504５(sｅc)。
8.分析如图所示I2Ｓ总线时序图，说明其操作过程。
地氟病9.S3C241０A与UAD13４１通过Ｉ2S总线接口连接，试述音频数据传送过程。
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答：处理器通过IIS总线接口,控制音频数据在s3c２4１0内存与UDA1３4１TS之间传送。连接在UDA1314TS上的麦克风信号在UＤＡ1３１４内部经过Ａ／D转换器，转换成二进制数，串行通过DＡTAO引脚送到S３C２410的IIS模块,在IIS模块中数据转换成并行数据然后使用通常存取方式或ＤMＡ存取方式，将并行数据保存的内存中，而内存中要输出的音频数据使用通常存取方式或DMA存取方式，将数据并行传送到IIS模块在ＩＩS中转换成串行数据，串行通过DATAI引脚送到UDA131４TS,在片内经过D/A转换器，变成模拟信号,经过驱动器,驱动扬声器。
10.简述LCＤ控制器组成及数据流描述。
LCD控制器包括:ＲEGBBAＮK,LCDCDMＡ，TMEGEN，LPＣ定时控制逻辑单元，ＶIDＰRCS以及VIＤEOMUX组成。
当传送请求由总线仲裁器接收时,４个连续的字数据由系统存储器帧缓冲区传送到LＣDCＤMA内的FＩＦO。全部FIＦO大小为28个字，分别由12个字的FIFOＬ和16个字的FＩＦＯH组成。使用FIFＯＬ和FIFＯH,用来支持双扫描显示模式,在单扫描显示模式，仅有ＦIFＯ中一个,即FIＦOＨ能够被使用。
11. 以下是S3Ｃ24１０A的串口逻辑方框图，试分析其组成和工作原理。
2.根据Nand Flａsh控制器工作原理,试在图中画出Ｓ3C2４10A的Nand Flasｈ控制器与K９F28０8Ｕ0C芯片的连接关系,并简单描述其操作过程。
一、填空
1.“嵌入性”、“专用性”与“计算机系统”是嵌入式系统的三个基本要素。
2.ＩP核分为软核、硬核、固核。
3.嵌入式系统通常由包含有嵌入式处理器、嵌入式操作系统、应用软件和外围设备接口的猴子捞月ppt男生漫画头像嵌入式计算机系统和执行装置（被控对象）组成。
4.嵌入式计算机系统是整个嵌入式系统的核心，可以分为硬件层、中间层、系统软件层和应用软件层。
5.硬件层中包含嵌入式微处理器、存储器、通用设备接口和I／O接口。嵌入式微处理器是嵌入式系统硬件层的核心。
6.系统初始化过程按照自底向上、从硬件到软件的次序依次可以分为片级初始化、板级初始化和系统级初始化蠢人自己骗自己3个主要环节。
7.系统软件层通常包含有实时多任务操作系统(Reａl-time Oｐｅration System，RTOＳ）
、文件系统、图形用户接口(Ｇraphic Ｕsｅr Intｅrfaｃe,GＵI)、网络系统及通用组件模块组成。ＲＴＯS是嵌入式应用软件的基础和开发平台。
8.ARM处理器共有3７个寄存器,３1个通用寄存器,6个状态寄存器。寄存器Ｒ13通常用作堆栈指针，称作SP。寄存器Ｒ1４用作子程序链接寄存器,也称为链接寄存器ＬK （Link Reｇister）。
9.FIQ模式有７个分组的寄存器Ｒ８~R14,映射为R8＿fiｑ～Ｒ14_fiq。在ARM状态下,许多FIQ处理没必要保存任何寄存器。Ur清炖整鸡、IRＱ、Supervisor、Abort和Ｕndeｆined模式每一种都包含两个分组的寄存器R１３和Ｒ14的映射,允许每种模式都有自己的堆栈和链接寄存器。
10.寄存器在线营销R1５用作程序计数器（ＰC)。在ＡRM状态,位［1：0]为0,位[31:２]保存PC。
11.程序状态寄存器CPSR的N、Z、Ｃ、V分别指-------，I=１指－-－-－-、Ｆ=1指--－－--,价值的近义词M[4:0]用做----－--。
12.Ｓ３C2４１0A的ＣPＵ内核采用的是1６／32位ARＭ920Ｔ 内核，同时还采用了AMBA
（先进的微控制器总线体系结构）新型总线结构。
13.ARM920T采用了MＭU,ＡMＢA总线和Harvard高速缓存体系结构，该结构具有独立的16KB指令Cache和1６KB数据Cache，每个Ｃachｅ都是由8字长的行组成的。
14. 2个USＢ主设接口／１个USB从设接口
15. 1１７位通用Ｉ/O接口和2４通道外部中断源;
16.8通道10位ＡDC和触摸屏接口；
17.支持小／大端方式
18.ARＭ体系结构使用单一、线性地址空间。将字节地址做为无符号数看待，范围为（ 0～232-1 )。
19.地址空间:8个存储器baｎk,每banｋ 1２8 MB（byte)(总共1GB）。
20.对于字对齐的地址A，地址空间规则要求如下:
地址位于A的字由地址为A、A+1、A＋2和Ａ＋3的字节组成;
地址位于Ａ的半字由地址为Ａ和A+1的字节组成；
地址位于A+2的半字由地址为A＋2和A＋3的字节组成;
地址位于A的字由地址为Ａ和Ａ+2的半字组成。
21.ＡRM系统使用存储器映射Ｉ/O。Ｉ/O口使用特定的存储器地址，当从这些地址加载(用于输入)或向这些地址存储（用于输出)时,完成Ｉ/O功能。
22.bａnk0~ｂａnk6都采用固定的bａnｋ起始地址。
23. 每个bank支持可编程的8/16/3２位数据总线宽度。
24. 总线宽度和等待寄存器ＢWSCON:用来设置总线宽的和等待状态。
25. Ｂａnｋ控制寄存器BANKCONn:控制各baｎk的片选，访问周期。
26. 刷新控制寄存器ＲEFREＳH:SDRAM的刷新控制寄存器。
27. ＢANKSＩZE寄存器：用来设置BANＫ的容量。
28.支持从NＡＮＤ Ｆｌash存储器和NOＲ Ｆlash两种启动方式。在NAＮD Ｆlash模式下，采用4 ＫB内部缓冲器用于启动引导
29.Cache存储器采用写直达（Write-ｔｈｒｏugｈ）或写回（Wｒｉte-back）操作来更新主存储器。
30.每个引脚端的功能通过端口控制寄存器（PnＣON)来定义(配置）。
31.与配置I/O口相关的寄存器包括：端口控制寄存器（ＧＰACON～GＰＨCOＮ）、端口数据寄存器(ＧPADAT～GＰHDAＴ）、端口上拉寄存器（GPＢUP～GＰHUP)、杂项控制寄存器以及外部中断控制寄存器(EＸTIＮTＮ）等。
32.Ｓ３Ｃ２410Ａ通过对程序状态寄存器（ＰSＲ）中的Ｆ位和I位进行设置控制ＣPＵ的中断响应。如果设置ＰSR的F位为1,则ＣＰU不会响应来自中断控制器的FIＱ中断；如果设置PＳR的I位为１,则ＣPＵ不会响应来自中断控制器的IRQ中断。如果设置PＳR的Ｆ位或I位设置为0，同时将中断屏蔽寄存器（INTMSK）中的相对应位设置为０,CPU响应来自中
断控制器的IＲＱ或FIＱ中断请求。
33.S3Ｃ24１0A中的中断控制器能够接收来自56个中断源的请求;
34.每个DMA控制器可以处理以下4种情况：（1)源和目的都在系统总线上;（2）源在系统总线上，目的在外围总线上；(３）源在外围总线上,目的在系统总线上；(4)源和目的都在外围总线上。
35.S3C24１０Ａ每个DMA通道有9个控制寄存器，4个通道共有36个寄存器。每个DMＡ通道的9个控制寄存器中有6个用于控制ＤMA传输，另外３个用于监控DMA控制器的状态。
36.如果在一个存储系统中，指令预取时使用的一个cache,数据读写时使用的另一个cacｈe，各自是独立的,这时称系统使用了独立的cacｈe,用于指令预取的cａche称为指令caｃhe，用于数据读写的cache称为数据cａｃhe。
