第47卷 第5期 2020年5月
天 津 科 技
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TIANJIN SCIENCE & TECHNOLOGY
关联词的关系
V ol.47 No.5May 2020
收稿日期：2020-04-16
应用技术
薄层高阻硅外延制备工艺研究
傅颖洁，李明达
有关雷锋的手抄报
(中国电子科技集团公司第四十六研究所 天津300220)
摘 要：轻掺硅外延层/重掺衬底结构作为现代电力电子器件的关键基础材料，其厚度均匀性、电阻率均匀性等关键参数与所制器件的性能密切相关。通常基于重掺衬底的轻掺硅外延层，电阻率比厚度数值至少会低1个数量级，可以有足够的反应时间爬升到稳定轻掺态。但在特定的应用领域，所需外延层电阻率高
案件分析
于厚度数值2倍以上，并且要求电阻率、厚度参数控制精确。传统外延工艺中电阻率受自掺杂影响，爬升速率缓慢，均匀性始终不能达到预期目标。基于外延掺杂机理，通过设计低温外延生长、基座包硅等多种手段，可有效抑制系统自掺杂干扰，实现了硅外延层厚度不均匀性＜1.5%，电阻率不均匀性＜2%的研制目标。 关键词：硅外延 高均匀性 薄层 高阻
保安职责
中图分类号：TN304. 文献标志码：A 文章编号：1006-8945(2020)05-0081-03
Rearch on Thin -layer High -resistance Silicon Epitaxial
害虫防治
Preparation Process
FU Yingjie ，LI Mingda
(46th Rearch Institute ，China Electronics Technology Group Corporation ，Tianjin 300220，China )
Abstract ：Lightly doped silicon epitaxial layer/heavily doped substrate structure is a key basic material for modern power electronic devices. The key parameters such as thickness uniformity and resistivity uniformity are cloly related to the per-formance of the fabricated device. Generally ，the lightly doped silicon epitaxial layer bad on a heavily doped substrate has a resistivity at least an or
der of magnitude lower than the thickness value ，and can have sufficient reaction time to climb to a stable lightly doped state. However ，in specific application field ，the required resistivity of the epitaxial layer is more than twice the thickness value ，and preci control of resistivity and thickness parameters is required. In the traditional epitaxial process ，the resistivity is affected by lf-doping ，the climb rate is slow, and the uniformity cannot always reach the ex-pected target. Bad on the epitaxial doping mechanism ，this paper effectively designed the low-temperature epitaxial growth ，silicon on substrate and other means, which can effectively suppress the lf-doping interference of the system and achieve the silicon epitaxial layer thickness non-uniformity of ＜1.5% and resistivity non-uniformity of ＜2%. Key words ：silicon epitaxy ；high uniformity ；thin layer ；high resistivity
菠萝英文怎么读0 引 言
轻掺硅外延层/重掺衬底结构作为现代电力电子器件的关键支撑材料，通过外延生长可以改善原始衬底的晶体质量，显著提升电参数的一致性，用作有源器件的核心工作区[1]。重掺态衬底至轻掺态外延层的结构，电阻率数值需爬升至少2个数量级。基于器件耐压、漏电等因素考虑，常规外延层厚度的数值通常会比电阻率数值高至少1个数量级[2]。因此，随外延
层的沉积，电阻率有足够的时间从重掺态上升到稳定
的轻掺态，工艺实现相对容易。但在特殊应用领域，迫切需要研发电阻率数值接近甚至大于厚度数值的轻掺硅外延层/重掺衬底结构，即薄层高阻硅外延层。由于所需外延厚度较薄，反应时间被严重缩短，此时采用常规外延工艺获得的电阻率在有限的反应时间内难以稳定上升到预设值，极易受到自掺杂的严重影响，结构难以实现分布平坦化，工艺稳定性较差，最终导致国内技术指标迟迟无法达到器件设计要求，与
