实验二7人投票表决器VHDL设计
一、实验目的
1、设计7人投票表决器;
2、学习组合电路的设计方法;
3、学习设计的多种描述风格;
4、学习仿真工具的使用，激励信号波形的生成（生成输入信号的所有可能的组合）;
二、实验环境
QuartusII 、PC机、GW-PK2 EDA实验箱
三、实验原理
苏轼一生给出原理图，说明结构描述方式和行为描述方式设计7人投票表决器的原理。
（1）结构描述
中性氧化铝
7人投票表决器由四个全加器组成，a,b,c,d,e,f,g代表7个投票人，pass表示是否
通过。7人投票表决器的结构体功能是利用component元件例化语句将四个全加器实体描
问题背后的问题述的独立器件，按照7人投票表决器内部逻辑原理图中的接线方式连接起来。
（2）行为描述
春心
拌苦瓜用一个长度为7的数组作为输入，在结构体中定义一个中间变量来计算7位数组中“1”的个数，最后判断此变量是否大于等于4，如果是，则通过，否则不通过。
四、实验内容及要求
利用QuartusII完成7人投票表决器的VHDL设计及仿真测试，给出仿真波形，进行引脚
锁定，并在实验箱上进行硬件验证。
五、实验步骤
（1）用文本方式输入设计文件并存盘补气血茶
工伤赔偿流程①创建工程，利用“New Preject Wizard”创建此设计工程。选择菜单“File” “New Preject Wizard”，点击Next，即可弹出工程设置对话框点击此框最上一栏右侧的按钮“…”，设置工程路径，找到文件夹D:\Quartus8\vhdl_code\two，填写工程名和顶层文件名称后，点击Next 按钮进行下一步。
②将全加器设计文件加入
③选择目标芯片。首先在“Family”栏选芯片系列，在此选“ACEX1K”系列，选择此系列的具体芯片：EP1K30TC144-3。
④选择仿真器和综合器类型。点击上图的Next按钮，这时弹出的窗口是选择仿真器和综合器类型的，如果都是选默认的“NONE”，表示都选QuartusII中自带的仿真器和综合器，因此，在此都选默认项“NONE”。
⑤结束设置。点击上图中的Next后，弹出工程设置统计窗口，列出此项工程的相关设置情况。最后点击“Finish”。
⑥点击图示的New并新建一个vhdl文件。
⑦输入7人投票表决器的结构描述和行为描述文件。
（结构描述）
（行为描述）
⑧文件存盘英语线上教学
（结构描述存盘）
（行为描述存盘）
（2）选择目标器件并编译、综合
①右键单击7人投票表决器设置为顶层文件
