南 京 理 工 大 学
毕业设计(论文)外文资料翻译
教 学 点： 出生证明办理 南京信息职业技术学院
专 业： 电子信息工程
姓 名： 陈洁
很困
学 号： 4
(用外文写)
外文出处： 《 Pci System Architecture 》
附 件： 1.外文资料翻译译文；2.外文原文。
指导教师评语： 该生外文翻译没有基本的语法错误，用词准确，没有重要误译，忠实原文；译文通顺，条理清楚，数量与质量上达到了本科水平。 签名： 棋鬼 年 月 日 |
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极地探险
注：请将该封面与附件装订成册。
附件1：外文资料翻译译文
64位PCI扩展
1. 64位数据传送和64位寻址：独立的能力
PCI规范给出了允许64位总线主设备与64位目标实现64位数据传送的机理。在传送的开始，如果回应目标是一个64位或32位设备，64位总线设备会自动识别。如果它是64位设备，达到8个字节（一个4字）可以在每个数据段中传送。假定是一串0等待状态数据段。在33MHz总线速率上可以每秒264兆字节获取（8字节／传送＊33百万传送字／秒），在66MHz总线上可以528M字节／秒获取。如果回应目标是32位设备，总线主设备会自动识别并且在下部4位数据通道上（AD[31::00]）引导，所以数据指向或来自目标。
规范也定义了64位存储器寻址功能。此功能只用于寻址驻留在4GB地址边界以上的存储器目标。32位和64位总线主设备都可以实现64位寻址。此外，对64位寻址反映的存储器目标（驻留在4GB地址边界上）可以看作32位或64位目标来实现。
注意64位寻址和64位数据传送功能是两种特性，各自独立并且严格区分开来是非常重要的。一个设备可以支持一种、另一种、都支持或都不支持。
2. 64位扩展信号
为了支持64位数据传送功能，PCI总线另有39个引脚。
● REQ64#被64位总线主设备有效表明它想执行64位数据传送操作。REQ64#与FRAME#信号具有相同的时序和间隔。REQ64#信号必须由系统主板上的上拉电阻来支持。当32位总线主设备进行传送时，REQ64#不能又漂移。
● 脊椎压缩性骨折ACK64#被目标有效以回应被主设备有效的REQ64#（如果目标支持64位数据传送），ACK64#与DEVSEL#具有相同的时序和间隔（但是直到REQ64#被主设备有效，ACK64#才可被有效）。像REQ64#一样，ACK64#信号线也必须由系统主板上的上拉电阻来支持。当32位设备是传送目标时，ACK64#不能漂移。
● AD[64::32]包含上部4位地址／数据通道。
● C/BE#[7::4]包含高4位命令/字节使能信号。
● PAR64是为上部4个AD通道和上部4位C/BE信号线提供偶校验的奇偶校验位。
以下是几小结详细讨论64位数据传送和寻址功能。
3. 在32位插入式连接器上的64位卡
安装在32位扩展槽上的64位卡只能自动地使用总线的下半部来执行传送，这是事实，因为系统主板的设计者将连接器上的REQ64#输出引脚和ACK64#输入引脚与系统主板上的上拉电阻分别连接而没有其它连接。
当64位总线主设备安装在32位插槽并开始交易时，对于任何目标REQ64#的有效是不可见的。此外，ACK64#输出总被采样无效（因为它在系统主板上被上拉），这就迫使总线主设备在传送时只能使能总线下部分。而且，如果交易中被寻址的目标是64位的，它会采样无效的REQ64#（因为它在系统主板上被上拉），这就迫使目标在传送时只能利用总线下部分，并且使ACK64#输出为不可用。
在自身卡上的64位扩展信号线在它们使用时不能有漂移。如果插卡上的COMS输入接收器出现振动和泄露过量的电流，这就违反了规范的“绿色”原则。当插卡安装在32位槽时，它
不能使用总线的上半部。插卡检测插槽的类型的方法（在启动开始时采样REQ64#无效）下一节将描述。
4. 当未使用时，上拉可防止64位扩展的漂移
在未使用时如果允许64位扩展信号（AD[63::32]、C/BE[7::4]和PAR64）漂移，那么插卡上的CMOS输入缓存器将振动并且泄漏过量电流。当不再使用时,为了防止扩展的漂移，要求系统主板设计者在扩展信号上加上拉电阻来防止漂移，因为这些上拉电阻可保证扩展位不漂移，嵌入在系统板上的64位设备和安装在64位PCI插入式连接器上的64位卡，当它们不使用扩展位位时，不需要采取任何特殊措施防止扩展槽漂移。
64位扩展在以下环境中不使用：
1．PCI总线空闲。
2．32位总线组设备正与一个32为目标进行交易。
3．32位总线主设备与一个64位目标进行交易，当在交易的起始检测到REQ64#无效时，目标不用总线的上半部。
4．64位总线主设备寻址一个目标已进行32位数据传送（REQ64#无效），并且目标驻留在低于4GB地址边界以下（在地址段和数据段不使用总线上半部）。不管目标是32位还是64位，在数据中不使用总线的上半部（因为REQ64#无效）。
5．一个64位总线主设备试图与驻留在4GB边界以下的32位存储器目标进行传送时（REQ64#无效）。在此情况下，主设备在地址段中只能使用总线的下半部分（因为它仅生成32位地址）。当它发现当前寻址的目标是32位目标时（当DEVSEL#无效时ACK64#不能有效），主设备在数据段中停止使用总线的下半部。
4.1 32位PCI 连接器上的64位插卡
64位卡允许安装在32位卡插卡连接器上。连接器的主要部分（32位）包括所有32位PCI信号，同时连接器的扩展包含64位信号（除了放置在连接器32位部分的REQ64#和ACK64#）.
当64位设备安装在32位扩展槽上时，在AD[63::32]、C/BE[7::4]和PAR64上的系统主板上拉对插入式卡是不可用的。这就意味着连接到扩展信号号上的插入式输入缓存器将会漂移，震动和泄漏电流。
规范中强调插入卡设计者不能通过在插入卡的扩展线上提供上拉电阻来解决这个问题，当卡安装在64位扩展槽中用此方法会引起一些问题，在这些信号线上会需要2套上拉电阻（一套在插卡上，另一套在系统主板上）。如果所有设计者都用此方法，若共有多个64位插卡的设备装入连接器上时，将会由多个上拉电阻在扩展信号线上，这就会造成上拉电阻过载。
规范中对一个64位插卡给出了如何在起始时间确定是安装在了32位连接器上还是64位连接器上的方法。如果插卡检测出被插入了64位连接器上时，系统主板上的上拉电阻可在扩展信号不使用时防止卡上的输入接受不漂移；另一方面，如果64位插卡检测出被插入32位卡连接器上时，卡上的逻辑可防止输入接收器的漂移，规范中列举了近似于以下几种方法：
● 将输入缓存器关闭。
● 不断的驱动输出（因为它们没有连接任何器件）。
4.2 64位插卡如何确定所安装插槽的类型
当系统被加电时，复位信号会自动被有效。在此期间，系统主板上的逻辑必须有效REQ64
#、还有RST#。REQ64#上面有一个上拉电阻与集成在系统主板上的所有64位设备和所有64位PCI扩展槽上的REQ64#引脚相连。规范指出了每个32位PCI扩展槽上的REQ64#信号线（REQ64#和ACK64#放置在连接器的32位部分），每一个都有自己独立的上拉电阻。
在复位期间，系统主板复位逻辑最初有效PCI RST#信号同时供电电源的POWERGOOD信号被无效。在RST#有效过程中，系统主板逻辑有效REQ64#并保持有效直至它消除了RST#信号。在POWERGOOD被电源逻辑有效时，系统主板复位逻辑会无效PCI RST#信号。在RST#有效的尾部边沿，要求所有64位设备采样REQ64#信号的状态。
嵌入在系统主板或安装在64位扩展槽上的所有64位设备在RST#的尾沿采样REQ#有效，这就要求它们镰刀系统主板上的扩展上拉电阻上并且当不使用它们时不需要采取特殊措施防止扩展信号漂移。
安装在32位插卡槽上的所有64位设备，在RST#的尾部边沿都可检测到无效的REQ64#，这就告知它们需要连接扩展信号上的系统主板的上拉电阻，插卡逻辑必须对本身的64位卡上的扩展信号线的状态负责。所以插卡必须使用前一节提过的方法之一，防止卡的输入接受器泄漏过量电流。
附件2：外文原文
The 64-bit PCI Extension
崩溃近义词 The 64-bit PCI Extension
This chapter describes the 64-bit extension that permits masters and targets to perform eight byte transfers during each data pha. It also describes 64-bit addressing ud to address memory targets that reside above the 4GB boundary.
1．64-bit Ata Transfers and 64-bit Addressing: Seperate Capabilities
The PCI specification provides a mechanism that permits a 64-bit bus master to perform 64-bit data transfers with a 64-bit target. At the beginning of a transaction, the 64-bit bus mar automatically ns if the responding target is a 64-bit or a 32-bit device. If it’s a 64-bit device, up to eight bytes(a quadword) may be transferred during each data pha. Assuming a ries of 0-wait state data phas, throughput of 264Mbyte
s/cond can be achieved at a bus speed of 33MHz(8 bytes/transfer x 33 million transfers/cond) and 528Mbytes/cond at66MHz.If the responding target is a 32-bit device, the bus master automatically ns this and steers all data to or from the target over the lower four data paths(AD[31:0]).
