2009级微电子工艺期末试题
设计报告
报告题目：
硅外延NPN型小功率三极管
学 院： 理学院
专 业： 微电子与固体电子学
学 号： *******684
**** ***
授课老师： 杨发顺
2010 年7月25日
题目：硅外延NPN型小功率三极管：
集电极-发射极击穿电压（BVCEO）:≥20V，发射极-基极击穿电压（BVEBO）: ≥5V，最大耗散功率（PCM）：0.5W，饱和压降（VCES）：≤0.35V，电流放大系数（hFE）：120。菠菜馍
一、分析计算
以单边突变的PN结为基本模型创建NPN结构来进行计算。经查表及计算结果得出，集电区掺杂浓度约为4.5×1015cm-3，基区掺杂浓度为3.3×延边队1018 cm碳的熔点-3，发射区掺杂浓度为2.07×1020cm-3，b-c结扩散结深为4.0μm，b-c结空间电荷区宽度为5.37μm，外延层厚度最小为9.37μm，b-e结空间电荷区宽度为0.05μm，集电结的表面积为1.44。
具体计算过程如下：
(1)由集电极-发射极击穿电压BVCEO≥20V，取BVCEO=20V
BVCBO=BVCEO=×20=98.65V (取n=3) ，可取BVCBO=100V
由击穿电压~杂质浓度曲线，可取NC=4.5×1015cm-3
由经验公式以及,取P型基区杂质浓度NB=3.3×1018 cm-3
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计算出b-c结扩散结深≈4.0μm
取=1.5μm，=2.5μm，Dn=25cm2/s，Dp=10cm2/s，10-7s，VBE=0.7V,要使电流放大倍数β=120，则
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∵ 远小于前两项，
NE=2.07×1020cm-3
（2）当b-c结反偏电压为VR=100V时，b-c结空间电荷区宽度为
=5.37μm
外延层厚度应大于Wbc+，所以可取外延层厚度最小为9.37μm。
当b-e结反偏电压VR=5V时，b-e结空间电荷区宽度为
=0.05结婚请柬电子版μm<=1.5μm
虎门硝烟（3）b-e的接触电势差：
b-c的接触电势差：
-= 0.28V<0.35V
(4) 正偏状态下，已知最大耗散功率PCM=0.5W，则
正偏状态下，，而，由于，则
已知 =25cm2/s， =1.5μm
，
由
2.制造工艺设计：
首先在ATHENA中定义15um*10um的N+基底，浓度为5.0e18/cm3,然后在基底上生长15um的N-外延层，浓度为4.5e15/cm3，最后进行扩散注入浓度为3.3e18/cm3的P+型杂质（基区），和浓度为2.07e20/cm3N++型杂质（发射区）。语句详见附录。
3 原胞版图和工艺仿真结果：
（1）用工艺软件ATHENA制作的NPN基本结构
BC结深的提取
BE结深的提取
用Cutline工具截取Boron的浓度分布图如下：
用Cutline工具截取Phosphorus的浓度分布图如下
网格分布图
4．器件仿真结果
器件仿真有两种方法。
第一种：利用ATHENA 已经建立好的结构在ATLAS中进行仿真。
第二种直接在ATLAS中建立器件结构并进行器件仿真。
优缺点：
思维脑图
第一种方法更接近现实当中做器件的环境，但网格较难设置，仿真当中容易出现不收敛的情况。
第二种方法更理想化，制作环境都是在理想中进行包括掺杂浓度的分布是均匀的（这在实际操作过程中是不可能实现的），但是它的网格更容易设置一些，收敛比较容易出现。
鉴于以上各种方法的优缺点本次设计使用两种思路相结合的方法来实现
集电极与发射极的击穿电压提取图
结果基本符合题目要求中20V击穿电压
放大倍数的提取图
基本符合题目要求的放大倍数120
附录：
方案一程序：
go athena
# mesh init
line x loc=0.00 spac=0.2
line x loc=4 spac=0.2
line x loc=10 spac=0.2
line x loc=15 spac=0.2
#
line y loc=0.00 spac=0.05
line y loc=1.00 spac=0.05
line y loc=2 spac=0.2
line y loc=4 spac=0.2
line y loc=10 spac=0.5
# chen di
init silicon c.phosphor=5.0e18 orientation=100 two.d
# wai yan
epitaxy time=50 temp=1100 thickness=15 c.phosphor=4.5e15
# yang hua
diffus time=50 temp=1100 weto2 press=1.00
