PCB各层含义及Gerber
对于不同的PCB设计就有不同的输出Gerber文件数，特别是不同板层的PCB设计差别更大。但是通常来讲有七种板层数据需要输出，这们分别是：
(1)Routing(丝印层)：如果是两层以上板，将分为上、下或中间走线层
(2)Silkscreen(丝印层)：多层板有上、下两层，如果底层没有丝印，则不用出；
干烧鲤鱼(3)Plane(电源、地平面层)：只是针对多层板而言(以负片输出)；
(4)Paste Mask(SMD贴片层)；
主要针对PCB板上的SMD元件。如果板全部放置的是Dip(通孔)元件，这一层就不用输出Gerber文件了。在将SMD元件贴PCB板上以前，必须在每一个SMD焊盘上先涂上锡膏，在涂锡用的钢网就一定需要这个Paste Mask文件，菲林胶片才可以加工出来。
Paste Mask层的Gerber输出最重要的一点要清楚，即这个层主要针对SMD元件，同时将这个层与下面即将介绍的Solder Mask作一比较，弄清两者的不同作用，因为从菲林胶片图中看这两个胶片图很相似。
红楼梦第十回(5)Solder Mask(主焊层)；
主要用途是保证被选项(比如元件脚焊盘和某些特殊的铜皮等)在PCB板上不被绿油覆盖而直接以铜皮的形式出现在板上，凡是需要焊接与贴的对象都一定要选择，简单地讲，在设计中如果希望某对象以裸铜的形式出现在板上，那么在输出主焊层就可以把它选上。
对于主焊层Gerber，输出选项Pads(焊盘)一定需要选择，但是主焊层的Pads(元件脚焊盘)跟PastMask中不一样，它包括了SMD和Dip两种焊盘，而PastMask却只包含SMD焊盘。
(6)NC Drill(NC钻孔层)；
对于有通孔的PCB板设计，NC Drill输出文件必不可少的，没有这个文件就没法给PCB板钻孔。
(7)Drill Drawing(钻孔参考图层)；
钻孔参考图是为钻孔提供的一个数据参考图。输出该层时要注意在进行选项设置时，有钻孔的对象一般都需要选上，因为它的输出主要就是针对钻孔对象，比如Pads(焊盘)与Vias(过孔)等。
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总结：
在输出菲林文件时一般都是以此七类为基准，只需要按此基准输出即可，具体需要输出多少个菲林文件需要看设计的PCB而定，比如单面板就不存在底层走线和Plane(平面)层，但是可能存在两个丝印Gerber文件等，多层板可能会出现两个以上的走线层。只要对输出Gerber文件概念明确，无论设计多复杂，但终归万变不离其中。
关于阻焊层和助焊层的理解（转）
2010-11-03 13:35
关于阻焊层和助焊层的理解
阻焊层：solder mask，是指板子上要上绿油的部分；因为它是负片输出，所以实际上有solder mask的部分实际效果并不上绿油，而是镀锡，呈银白色！
助焊层：paste mask，是机器贴片时要用的，是对应所有贴片
元件的焊盘的，大小与toplayer/bottomlayer层一样，是用来开钢网漏锡用的。
要点：两个层都是上锡焊接用的，并不是指一个上锡，一个上绿油；那么有没有一个层是指上绿油的层，只要某个区域上有该层，就表示这区域是上绝缘绿油的呢？暂时我还没遇见有这样一个层！我们
画的PCB板，上面的焊盘默认情况下都有solder层，所以制作成的PCB板上焊盘部分是上了银白色的焊锡的，没有上绿油这不奇怪；但是我们画的PCB板上走线部分，仅仅只有toplayer或者bottomlayer层，并没有solder层，但制成的PCB板上走线部分都上了一层绿油。
那可以这样理解：1、阻焊层的意思是在整片阻焊的绿油上开窗，目的是允许焊接！2、默认情况下，没有阻焊层的区域都要上绿油！3、paste mask层用于贴片封装！SMT封装用到了：toplayer层，topsolder层，toppaste层，且toplayer和toppaste一样大小，topsolder比它们大一圈。 DIP封装仅用到了：topsolder和multilayer层（经过一番分解，我发现multilayer层其实就是toplayer，bottomlayer，topsolder，bottomsolder层大小重叠），且topsolder/bottomlayer比toplayer/bottomlayer大一圈。
疑问：“solder层相对应的铜皮层有铜才会镀锡或镀金”这句话是否正确？这句话是一个工作在生产PCB厂的人说的，他的意思就是说：要想使画在solder层的部分制作出来的效果是镀锡，那么对应的solder层部分要有铜皮（即：与solder层对应的区域要有toplayer或bottomlayer层的部分）！虽然这么说，但我曾经看到过一块PCB 板，上面一块镀锡区域，只画了solder层，在pcb图上，与它对应的区域并没有铜皮层！不知孰对孰错？
现在：我得出一个结论：：“solder层相对应的铜皮层有铜才会镀锡或镀金”这句话是正确的！solder层表示的是不覆盖绿油的区域！
paste mask业内俗称“钢网”或“钢板”。这一层并不存在于印制板上，而是单独的一张钢网，上面有SMD焊盘的位置上镂空。一般镂空的形状与SMD焊盘一样，尺寸略小。这张钢网是在SMD自动装配焊接工艺中，用来在SMD焊盘上涂锡浆膏的。
PCB板各个层的含义
1、如何选择 PCB 板材？) j6 N, H0 z4 S# o% r
选择 PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的 PCB 板子(大于 GHz 的频率)时这材质问题会比较重要。例如，现在常用的 FR-4 材质，在几个GHz 的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。 o- W0 i- f$ B" L; K
2、如何避免高频干扰？9 y# i5 }) ?6 F& D
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避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加 ground guard/shunt traces 在模拟信号旁边。还要注意数字
地对模拟地的噪声干扰。
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3、在高速设计中，如何解决信号的完整性问题？
立夏节信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。
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4、差分布线方式是如何实现的？
差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者 side-by-side(并排, 并肩) 实现的方式较多。
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5、对于只有一个输出端的时钟信号线，如何实现差分布线？
要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
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6、接收端差分线对之间可否加一匹配电阻？
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接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。
休闲搭配
7、为何差分对的布线要靠近且平行？& q R& I0 t' m' T( i* x
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对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。+ ~/ p" L3 Y* c& ^* O; o( y
8、如何处理实际布线中的一些理论冲突的问题
亘古的意思基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。& b( }6 _3 o9 y: j* D7 j" h
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晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain 与 pha 的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加 ground guard traces 可能也无法完全隔离干扰。 而且离的太远，地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。
确实高速布线与 EMI 的要求有很多冲突。但基本原则是因 EMI 所加的电阻电容或 ferrite bead, 不能
造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和 PCB 叠层的技巧来解决或减少 EMI的问题, 如高速信号走内层。 最后才用电阻电容或 ferrite bead 的方式, 以降低对信号的伤害。
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9、如何解决高速信号的手工布线和自动布线之间的矛盾？! K2 l* I; q8 N! n0 L0 r* r
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现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家 EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(rpentine)蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力，过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。7 P: c! |6 v {2 }7 D
10、关于 test coupon。9 h9 h( y" K. X4 _& U" U
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test coupon 是用来以 TDR (Time Domain Reflectometer) 测量所生产的 PCB 板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon 上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR 探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon 上量测信号的点跟接地点的距离和方式要符合所用的探棒。 s: z6 S7 u0 ?% E7 ]
11、在高速 PCB 设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？
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一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在 dual strip line 的结构时。; ^/ a0 k7 H4 ^. `5 ^2 s$ @
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12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地平面之间的信号是否可以使用带状线模型计算？1 G) ]- P, L' }- _- T
是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。& v& I. }( W: n# |& Z6 X* o
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13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？
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一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符
合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。4 ^7 B- m3 Z* U
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14、添加测试点会不会影响高速信号的质量？6 i5 x; X( p+ F
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至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。
猪肉正确切法图解I# ] c8 j" G
15、若干 PCB 组成系统，各板之间的地线应如何连接？
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各个 PCB 板子相互连接之间的信号或电源在动作时，例如 A 板子有电源或信号送到 B 板子，一定会有等量的电流从地层流回到 A 板子 (此为 Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。+ F9 [# b# D4 F0 n P/ u' C3 v
16、能介绍一些国外关于高速 PCB 设计的技术书籍和资料吗？
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现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB 板的工作频率已达 GHz 上下，迭层数就我所知有到 40 层之多。计算机相关应用也因为芯片的进步，无论是一般的 PC 或服务器(Server)，板子上的最高工作频率也已经达到 400MHz (如 Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。8 G$ y4 ^' p0 t/ B+ |2 r
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17、两个常被参考的特性阻抗公式：+ ~, F! ? f1 I; U- C
微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 为线宽，T 为走线的铜皮厚度，H 为走线到参考平面的距离，Er 是 PCB 板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0 及 1<(Er)<15 的情况才能应用。' n, U: ~5 y* _5 \1 {- |
带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H 为两参考平面的距离，并且走线位于
两参考平面的中间。此公式必须在 W/H<0.35 及 T/H<0.25 的情况才能应用。
18、差分信号线中间可否加地线？; u; w) s# `9 ~6 k: H: f! ?
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电视柜装修效果图差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如 flux cancellation，抗噪声(noi immunity)能力等。若在中间加地线，便会破坏耦合效应。/ Q3 F, v: i7 u/ M! `! w5 q
19、刚柔板设计是否需要专用设计软件与规范？国内何处可以承接该类电路板加工？
可以用一般设计 PCB 的软件来设计柔性电路板(Flexible Printed Circuit)。一样用 Gerber 格式给 FPC厂商生产。由于制造的工艺和一般 PCB 不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。
20、适当选择 PCB 与外壳接地的点的原则是什么？
选择 PCB 与外壳接地点选择的原则是利用 chassis ground 提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将 PCB的地层与 chassis ground 做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
21、电路板 DEBUG 应从那几个方面着手？
就数字电路而言，首先先依序确定三件事情： 1. 确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。 2. 确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。3. 确认 ret 信号是否达到规范要求。 这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与 bus protocol 来 debug。
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22、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高 PCB 的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度 PCB 设计中的技巧?
在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
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控制走线特性阻抗的连续与匹配。
走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。7 {: F! e/ l$ f
选择适当的端接方式。
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避免上下相邻两层迷惑的英文
