Digital IC Lab
文件名稱：Simulation and Verification with Xilinx FPGA
撰寫人員：林宜民(依姓氏筆劃)
硬體要求：PC、Xilinx FPGA Spartan3 XC3S1500
軟體要求：ModelSim SE 5.6、Synplify Pro 7.2、Xilinx ISE 6.3i
文件版本：Version 1.2 (1/24/2006)
工作內容：
1.設計一個組合電路(解碼器)。
2.設計一個循序電路(移位暫存器)。
3.利用Xilinx ISE的CoreGenerator(以下簡稱CoreGen)產生RAM，ROM跟
一個乘法器的IP，並藉以完成一個新的電路設計。
梦见河里涨水
補充事項：
1.一般硬體描述語言(Hardware Description Language，HDL)可分為VHDL
與Verilog兩種，而Verilog是以類似C的語法來描述硬體電路，並擁有各種不同層次的表示方式。
2.模擬器(Simulator)是用來模擬電路的波形。
3.合成工具(Synthesizer)的功用是將HDL轉換成由電路所組成的Netlist。
4.一般而言，在電路設計的模擬上可分為Pre-Sim跟Post-Sim。Pre-Sim是
針對電路的function做模擬，此時只在意由HDL所撰寫的程式之function 是否正確，而Post-Sim則是針對合成過且做完APR(Auto Place and Route)的電路做模擬，以確保所設計的電路實現在FPGA上時，與Pre-Sim的function一樣。
組合電路
二對四解碼器
※名詞解釋：解碼器(Decoder)的功能是將編碼過的資料做解碼，以得到原始的資料。 ※真值表：
※示意圖：
in0out0enable
in1out1out2out3
Pre-Sim
我想对你说作文600字步驟一：開啟ModelSim ，然後建立一個Project 。 ※建立Project 的方式為點選File → New → Project …。
※設定Project Name 與Project location ，按OK 即可建立Project 。
步驟二：新增檔案或加入檔案。小学一年级课文
※新增檔案的方式為點選File → New → Sourde → Verilog，然後對檔案進行編輯並儲存為xxx.v。博闻强记的意思
小孩便血※加入檔案的方式為點選File → Add to Project → ，然後點選xxx.v。
4号旗
步驟三：編譯(Compile)。
※編譯檔案的方式為點選Compile → Compile All，即可編譯所有的檔案。手工房子
※如果編譯時發生錯誤，在顯示錯誤的地方(紅字)點兩下，即可跳到錯誤。
步驟四：新增或加入測試平台(Test Bench)。
※當設計完電路後，為了確定所設計的電路是否符合要求，我們會寫一個測試平台(Test Bench)。
※新增或加入測試平台，然後編譯它。
步驟五：模擬(Simulate)。
※模擬檔案的方式為點選Simulate → Simulate…。
※打開Design裡面的work，然後點選decoder_2_to_4_tb並Add它，最後按Load即可跳到模擬視窗。
步驟六：加入訊號線。
※在視窗上按右鍵，然後點選Add → Add to Wave。
步驟七：看波形。
※在工具列上按Run，然後就會顯示波形。
条例※慢慢看波形吧，沒有波形就沒有真相!
以上就是使用ModelSim做Pre-Sim的基本流程，在此要特別強調的是，ModelSim所有的功能並不僅僅於此，如果你想要了解更多的話，一切都要靠自己花時間去問去試，只有努力的人才能有豐富的收穫，加油。
