关于CMOS、FinFET、SOI器件的介绍和比较
作者：殷宪锐
卖火柴的小姑娘Abstract：真空管的发明是电子工业发展的重要动力。但在二战之后，由于对
分立元件的需求增多，设备的复杂性和功耗显著增加，而设备的性能却不断下降，其中一个例子就是波音B-29，由300~1000个真空管组成。每个附加组件会降低系统可靠性并增加故障排除时间。1947年，来自于贝尔实验室的John Baden，William Shockley和Watter Brattain发明了锗晶体管。1950年，Shockley开发了第一个双极结晶体管（BJT）。与真空管相比，晶体管更可靠，功效高，尺寸更小。1958年，德州仪器的杰克·基尔比（Jack Kilby）搭建了第一个集成电路，由两个双极晶体管组成，该晶体管连接在单片硅片上，从而启动了“硅时代”。早期IC使用双极晶体管。由于有更多的静态功耗，BJT的这一缺点是一个难以克服的问题。这意味着即使在电路没有打开的情况下也会产生电流，限制了可以集成到单个硅芯片中的晶体管的数量。1963年，飞兆半导体的Frank Wanlass和CTSah 公布了第一个逻辑门，其中n沟道和p沟道晶体管用于互补对称电路配置。这就是今天所谓的CMOS。它的静态功耗几乎为零。在接下来的几年中，CMOS制程的改进使得电路速度不断提高，芯片的封装密度和性价比进一步改进。
本篇文章会具体的讨论Bulk-Si CMOS技术、SOI和FinFET，以及相关的解决方案。Key Words：晶体管,
Mosfet, SOI, FinFET
以下会先后就几方面介绍CMOS，FinFet和SOI，其中包含他们各自的结构，和优缺点，以及一些发展的过程。最后，将呈现它们彼此间的比较。
MOSFET概述
这里主要讨论CMOS的核心单元，即MOSFET或简单MOS的基本结构和重要的术语。MOS结构
根据通道类型，MOS主要分为两种结构：n沟道和p沟道MOS。下面仅给出NMOS晶体管的概述。
MOS晶体管是具有漏极、源极、栅极和衬底的4端子器件。图1显示了NMOS的3维结构。NMOS晶体管形成在p型硅衬底（也称为本体）上。在器件的顶部中心部分，形成一个低电阻率的电极，它通过一个绝缘体与本体分开。通常，使用n型或p型重掺杂的多晶硅作为栅极材料。这里，使用二氧化硅（SiO 2或简单的氧化物）作为绝缘体。通过将供体杂
质植入基板的两侧，形成源极和漏极。在图1中，这些区域由n +表示，表示供体杂质的重掺杂。这种重掺杂导致这些区域的低电阻率。
如果两个n +区被偏置在不同的电位，则处于较低电位的n +区将作为源，而另一个将作为漏极。因此，
漏极和源极端子可以根据施加到它们的电位进行互换。源极和漏极之间的区域称为具有宽度-W和长度-L的沟道，其在决定MOS晶体管的特性中起重要作用。
图1. NMOS晶体管的结构迎新春作文
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为何用多晶硅作为栅极材料？
在半导体工业的早期，金属铝通常被用作MOS的首选栅极材料。但是后来，多晶硅被选为栅极材料。这主要出于两方面的考虑。
早期的MOS制造过程始于源和漏区域的定义和掺杂。然后，使用限定形成铝金属栅极的栅极氧化物区域的栅极掩模。
这种制造工艺的主要缺点之一是：如果栅极掩模未对准，则其产生寄生重叠输入电容C gd和C gs，电容C gd因为反馈电容而更为有害。作为铣刀电容的结果，晶体管的切换速度降低。
选择多晶硅的另一个原因是MOS晶体管的阈值电压与栅极和沟道之间的功函数差异相关。此前，当工作电压在3~5V范围内时，使用金属栅极。但是，随着晶体管的缩小，这确保了器件的工作电压也降低了。具有这种高阈值电压的晶体管在这种条件下变得不可操作。使用金属作为栅极材料导致与多晶硅相比更高的阈值电压，因为多晶硅将具有与体Si沟道相同或相似的组成。此外，由于多晶硅是半导体，因此其功函数可以通过调整掺杂水平进行调制。
技术不断演进
市场对电池供电的便携式电子产品的需求日益增加，包括助听器、手机、笔记本电脑等，这种应用的功耗更低，开发更便宜。对于这种便携式设备，功率消耗是重要指标，因为电池提供的功率相当有限。不幸的是，电池技术不能期望每5年将电池存储容量提高30％以上。这不足以应对便携式设备中增加的功耗。
1965年，戈登·摩尔（Gordon E. Moore）预测，集成电路中的晶体管数量将会每两年翻一番，这就是广为人知的摩尔定律。通过使晶体管更小，可以在硅晶片上制造更多的电路，
因此电路变得更便宜。通道长度的减小可以实现更快的开关操作，因为电流从漏极流到源极需要更少的时间。
对于长通道器件，通道四边的“边缘效应”真的可以忽略不计。对于长通道器件，电场线垂直于通道的表面。这些电场由栅极电压和背栅极电压控制。但是，对于短通道器件，漏极和源极结构更靠近通道，特别是当通道中的纵向电场进入时。纵向电场由漏源电压控制。纵向电场平行于电流流动方向。如果通道长度不大于源极和漏极耗尽宽度的总和，则该器件称为短沟道器件。
由于短通道中二维电势分布和高电场，会产生各种不良影响。
载波速度饱和度和移动性降级
通道中的电子漂移速度与较低电场值的电场成比例。这些漂移速度往往会在高电场饱和。这称为速度饱和度。对于短通道器件，纵向电场通常也增加。在这样的高电场下，发生影响MOSFET的I-V特性的速度饱和。对于相同的栅极电压，MOSFET的饱和模式在较低的漏-源电压值和饱和电流降低的情况下实现。
由于较高的垂直电场，通道的载流子离开氧化物界面。这导致载流子迁移率的降低和漏极电流的降低。
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热载体效应
对于较小的几何器件，电场尤其会在漏极附近增加。结果，电子获得了大量的被称为热载体的能量。
其中一些获得足够的能量，这导致在漏极附近碰撞电离，从而产生新的电子-空穴对，它会产生漏-体电流（I db）。少量的热电子可以穿过氧化物并通过门收集。虽然一些热载体甚至可能损坏氧化物导致器件劣化。
如何应对短通道效应？
如果通道长度与耗尽区相比较小，则短通道效应变得不可容忍。这限制了栅极长度的进一步减小。为了限制这些效应，耗尽区宽度应该随着通道长度的减小而减小。这可以通过增加沟道掺杂浓度或增加栅极电容来实现。
栅极电容决定了栅极对通道的控制。式1表示可以通过缩小栅极氧化物厚度来增加栅极电容。具有较薄栅极氧化物的器件具有减小的耗尽宽度，因此改善了SCE特性。
C OX = E OX / T OX（1）
其中：C OX为栅极氧化物电容，E OX是氧化物电场，TOX是氧化层厚度。
对于过去25年英特尔的制程节点来说，为了限制SCE，氧化物已经按比例大致与通道长度成比例。英特尔技术节点的通道长度和氧化物厚度之间的关系如等式2所示。
L = 45 XT OX（2）
其中：L为通道长度，TOX为氧化层厚度。
传统架构改良
高K电介质减少漏电
SiO 2电介质的厚度应与其通道长度成正比。65nm节点需要约2.3nm的有效氧化物厚度（EOT）（实际1.6nm）。但是，如果氧化物厚度进一步降低到这一点以下，则载流子现象的直接隧穿将占主导地位，栅极泄漏增加到不可接受的极限。因此，氧化物的厚度限制约为1.6nm，这是通过栅极至沟道隧道泄漏（也称为量子力学隧道）设置的。
从1式可以看出，唯一选择是选择具有高介电常数（K）的介电材料，以增加氧化物电容。由于可以使用更厚的电介质层，所以得到高的栅氧化物电容。较厚的层导致更少的载流子隧道。SiO 2的介电常数为3.9。
栅极氧化物在2007年实现了突破，铪（HfO 2）基于高K电介质材料，首先由英特尔在其45nm大容量制造工艺中引入。铪材料的介电常数约为25，比SiO 2高6倍。
EOT由等式3给出。等式3意味着6nm厚的HfO 2提供约1nm的EOT。
EOT =（3.9 XT OX）/ K（3）
其中：EOT为有效氧化物厚度，Tox为氧化层厚度，K为材料的介电常数。
小腹疼痛男性应变硅技术
纳米尺度晶体管的关键缩放问题之一是由较大的垂直电场引起的迁移率劣化。有许多方法来增强晶体管的性能和移动性。一种方法是在通道中使用薄锗膜，因为锗具有较高的载流子迁移率。另一种方法是通过在通道中引入机械应变来使用应变硅。
应变硅技术涉及使用各种手段物理地拉伸或压缩硅晶体，这进而增加载流子（电子/空穴）迁移率并增强晶体管的性能。例如，当通道被压缩应力时，可以增加PMOS的空穴迁移率。
为了在硅沟道中产生压缩应变，通过外延生长将源极和漏极区域填充Si-Ge膜。Si-Ge 通常包含20％的锗和80％的硅混合物。
Si和Ge原子的数量等于原始的Si原子。锗原子大于硅原子。所以当一个力量被创建时，它会推动通道并提高空穴流动性。提高半导体的迁移率提高了驱动电流和晶体管速度。
MOS晶体管的应变硅技术在2003年首次用于90nm工艺技术。在该技术节点中，用于PMOS晶体管的Si-Ge源极漏极结构在通道中引起压缩应变，将电流提高25％。虽然通过在晶体管周围添加高应力Si 3 N 4覆盖层来引入NMOS应变，但是将电流提高了10％。
金属栅极应对多元消耗
目不见睫在多晶硅和栅极氧化物的界面处形成耗尽区，随着器件继续缩小，该多晶硅耗尽变大，并且相当于氧化物厚度的较大部分将限制栅极氧化物电容。多元消耗的负面影响是由于反型层电荷密度的降低和器件性能的降低。因此，除了栅极氧化物厚度外，还需要将多晶硅的耗尽层厚度最小化。
消除多余效应的一个解决方案是使用金属栅极而不是多晶硅栅极。金属栅极不仅消除了多元消耗效应，还能使用高K电介质。姐姐宝贝
英特尔首先将高K电介质和金属栅极技术引入了45nm节点。不同的金属用于NMOS和PMOS，因为NMOS和PMOS需要不同的功能。
创新结构
对于传统的MOS结构，随着沟道长度的缩小，栅极不能完全控制通道，这是不希望看到的。其影响之一是从漏极到源极引起更多的亚阈值泄漏，这从功耗角度来看不是很好。在常规MOS中，栅极不能控制远离其的泄漏路径。可以使用允许将晶体管缩放超过常规MOS缩放极限的各种MOS结构来改进。
下面，我们将讨论两种新的MOS结构，即FinFET和SOI。采用这两种结构的主要目标是最大限度地提高栅极至沟道的电容，并最大限度地减小漏极间沟道电容。
作文插图FinFET
前台积电首席技术官和伯克利公司的前任教授胡正明及其团队于1999年提出了FinFET 的概念，并在2000年提出了UTB-SOI（FD SOI）。这两种结构的主要结构都是薄体，因此栅极电容更接近整个通道，本体很薄，大约在10nm以下。所以没有离栅极很远的泄漏路径。栅极可有效控制泄漏。
现代FinFET是三维结构，如图2所示，也称为三栅晶体管。FinFET可以在体硅或SOI 晶片上实现。该FinFET结构由衬底上的硅体薄（垂直）翅片组成。该通道围绕通道提供了良好的通道三面控制。这种结构称为FinFET，因为它的Si体类似于鱼的后鳍。
图2. Fin-FET结构
在bulk-MOS（平面结构MOS）中，通道是水平的。在FinFET通道中，它是垂直的。所以对于FinFET，通道的高度（Fin）决定了器件的宽度。通道的完美宽度由等式4给出。
通道宽度= 2 X翅片高度+翅片宽度（公式-4）
FinFET技术提供了超过体CMOS的许多优点，例如给定晶体管占空比的更高的驱动电流，更高的速度，更低的泄漏，更低的功耗，无随机的掺杂剂波动，因此晶体管的移动性和尺寸更好，超过28nm。
在常规MOS中，掺杂被插入通道中，减少各种SCE并确保高V th。在FinFET中，栅极结构被缠绕在通道周围并且主体是薄的，从而提供更好的SCE，因此通道掺杂是可选的。这意味着FinFET受掺杂剂诱
导的变化的影响较小。低通道掺杂还确保通道内载体的更好的移动性。因此，性能更高。在这里注意到的一点是，FinFET和SOI技术都将Body Thickness作为新的缩放参数。
