Allegro操作说明（中⽂）Word⽂档
26、⾮电⽓引脚零件的制作
自杀的原因
1、建圆形钻孔：
（1）、parameter：没有电器属性（non-plated）
（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要⽐drill hole⼤⼀点
27、Allegro建⽴电路板板框
步骤：
1、设置绘图区参数，包括单位，⼤⼩。
2、定义outline区域
3、定义route keepin区域（可使⽤Z-copy操作）
4、定义package keepin区域
5、添加定位孔
28、Allegro定义层叠结构
对于最简单的四层板，只需要添加电源层和底层，步骤如下：
1、Setup –> cross-ction
2、添加层，电源层和地层都要设置为plane，同时还要在电⽓层之间加⼊电介质，⼀般为FR-4
3、指定电源层和地层都为负⽚（negtive）
4、设置完成可以再Visibility看到多出了两层：GND和POWER
5、铺铜（可以放到布局后再做）
实习教案6、z-copy –> find⾯板选shape（因为铺铜是shape）–> option⾯板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜
7、相同的⽅法完成POWER层覆铜
Allegro⽣成⽹表
1、重新⽣成索引编号：tools –> annotate
2、DRC检查：tools –> Design Rules Check，查看ssion log。
3、⽣成⽹表：tools –> create netlist，产⽣的⽹表会保存到allegro⽂件夹，可以看⼀下ssion log内容。
29、Allegro导⼊⽹表
1、file –> import –> logic –> design entry CIS（这⾥有⼀些选项可以设置导⼊⽹表对当前设计的影响）
2、选择⽹表路径，在allegro⽂件夹。
3、点击Import Cadence导⼊⽹表。
4、导⼊⽹表后可以再place –> manully –> placement list选components by refdes查看导⼊的元件。
5、设置栅格点，所有的⾮电⽓层⽤⼀套，所有的电⽓层⽤⼀套。注意⼿
动放置元件采⽤的是⾮电⽓栅格点。
6、设置drawing option，status选项会显⽰出没有摆放元件的数量，没有布线的⽹络数量
30、Allegro⼿⼯摆放元件
1、place –> manully –> components by refdes可以看到⼯程中的元件，可以利⽤lection filters进⾏筛选。另外也可以⼿⼯摆放库⾥的元件。还可以将对话框隐藏（hide），并且右键–> show就可以显⽰了。
2、如何镜像摆放到底层？
⽅法⼀：先在option选mirror，在选器件
⽅法⼆：先选器件，然后右键–> mirror
⽅法三：tup –> drawing option –> 选中mirror，就可进⾏全局设置⽅法四：对于已摆放的零件，Edit –> mirror在find⾯板选中symbol，再选元件
这样放好元件后就会⾃动在底层。
3、如何进⾏旋转？
⽅法⼀：对于已经摆放的元件，Edit –> move 点击元件，然后右键–> rotate就可以旋转
⽅法⼆：摆放的时候进⾏旋转，在option⾯板选择rotate
35、Allegro快速摆放元件
1、开素摆放元件：place –> quickplace –> place all components
2、如何关闭和打开飞线？
关闭飞线：Display –> Blank Rats –> All 关闭所有飞线
打开飞线：Display –> Show Rats –> All 打开所有飞线
3、快速找器件：Find⾯板–> Find By Name –> 输⼊名字
36、Allegro布局基本知识
1、摆放的⽅法：Edit –> move或mirror或rotate
2、关于电容滤波，当有⼤电容和⼩电容同时对⼀点滤波时，应该把从⼩电容拉出的线接到器件管脚。即靠近管脚的为最⼩的电容。
3、各层颜⾊设置：top –> 粉⾊；bottom –> 蓝⾊
37、约束规则的设置概要地球成长史
1、约束的设置：tup –> constrains –> t standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等
2、主要⽤spacing rule t 和physical rule t
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38、约束规则设置具体⽅法
1、在进⾏设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的⽹络，都是按照这个规则来的。
2、⼀般设置规则：pin to pin为6mil，其他为8mil。
3、Phsical Rule中设置最⼤线宽，最⼩线宽，颈状线（neck），差分对设置（这⾥设置的优先级⽐较低，可以不管，等以后专门对差分对进⾏设置），T型连接的位置，指定过孔
4、添加⼀个线宽约束：先添加⼀个Constrain Set Name，在以具体⽹络
相对应。
40、区域规则设置
一天的工作
1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要
窄⼀些，线间距也要窄⼀些。
2、tup –> constraints –> constraint areas –> 选中arears require a
TYPE property –> add 可以看到options⾯板的class/subclass为Board
Geometry/Constraint_Area –> 在制定区域画⼀个矩形–> 点击矩形框，
调出edit property –> 指定间距（net spacing type）和线宽(net physical
type) –> 在assignment table进⾏指定
41、创建总线
1、打开约束管理器（electronical constraint spreadsheet）
2、显⽰指定⽹络飞线：Display –> show rats –> net 然后在约束管理器中选择要显⽰的⽹
3、如果要设置等长线，但是在线上有端接电阻，那么需要进⾏设置（x net），使得计算的就需要为每⼀个端接电阻设置仿真模型库，设置完成以后，就可以在约束管理器中的看到
4、添加信号仿真模型库：Analyze –> SI/EMI Sim –> Library 添加模型库–> Add existin path
5、对每个新建添加模型：Analyze –> SI/EMI Sim –> Model 会显⽰出⼯程中的器件，然后型。对于系统库⾥⾯的元件有⾃⼰的模型库，可以利⽤Auto Setup⾃动完成。对于系统库find model
6、在约束管理器中，点击object –> 右键，即可利⽤filter选择需要选择的⽹络，可以选择
7、创建总线：在约束管理器中，选择net –> routing –> wiring 然后选择需要创建为总线的–> bus
42、设置拓扑约束
44、线长约束规则设置
1、对线长的要求，实际就是设置延时，可以按照长度来设置，也可以按
照延时来设置
2、打开约束管理器–> Electronic constraint t –> All constraint –> Ur
–defined 选择在设置拓扑结构时设置好的⽹络–> 右键选择SigXplore
–> 在pro delay⾥选择。也就是说如果要想设置线长约束，需要先定义⼀
个拓扑结构，然后再指定这个拓扑结构的⽹络约束。
45、相对延迟约束规则设置（即等长设置）
1、在设置相对延迟约束之前也需要先建⽴拓扑约束
2、在拓扑约束对话框–> t constraint –> Rel Prop Delay 设定⼀个新规
则的名称–> 指定⽹络起点和终点–> 选择local（对于T型⽹络的两个
分⽀选择此选项）和global（对于总线型信号）
47、布线准备
1、设置颜⾊：Display –> color/visibility 其中group主要设置：stack-up，
geometry，component，area
2、⾼亮设置：Display –> color/visibility –> display选项：temporary
highlight和permanent highlight 然后再在display –> highlight选择⽹络
就可以⾼亮了。但是此时⾼亮的时候是虚线，可能看不清，可以在tup –>
ur preferences –> display –> display_nohilitefont 打开此选项也可以设置display_drcfill，将DRC显⽰也表⽰为实现，容易看到。另外DRC 标志⼤⼩的设置在tup –> drawing option –> display –> DRC marker size
3、布局的时候设置的栅格点要打⼀些，在布线的时候，栅格点要⼩⼀些
4、执⾏每⼀个命令的时候，注意控制⾯板的选项，包括option，find，visibility
5、不同颜⾊⾼亮不同的⽹络：display highlight –> find⾯板选择net –> option⾯板选择颜⾊，然后再去点击⽹络。
53、差分布线
1、差分线⾛线：route –> conect然后选择差分对中的⼀个引脚，如果已经定义了差分对，就会⾃动进⾏差分对布线。
2、如果在差分布线时想变为单端⾛线，可以点击右键：single trace mode 54、蛇形⾛线
1、群组⾛线：route –> 选择需要布线的飞线这样就可以多根线⼀起⾛线了–> 但快到⾛线的⽬的焊盘时，右键–> finish 可以⾃动完成–> 再利⽤slide进⾏修线
2、常⽤的修线命令：
（1）、edit –> delete 然后再find中可以选择Cline（删除整跟线）、vias、Cline Segs（只删除其中的⼀段）
（2）、route –> slide 移动⾛线
（3）、route –> spread between voids 并在控制⾯板的options栏输⼊
void clearance即可进⾏⾃动避让。
55、铺铜全家便利店
1、建议初学者内电层⽤正⽚，因为这样就不⽤考虑flash焊盘，这时候所有的过孔和通孔该连内电层的就连到内电层，不该连的就不连。⽽如果⽤负⽚，那么如果做焊盘的时候如果没有做flash焊盘，那么板⼦就废了。
2、在外层铺铜：shape –> rectangular 然后再option中进⾏设置（1）、动态铜（dynamic copper）
（2）、制定铜⽪要连接的⽹络
3、铺铜后如何编辑边界：shape –> edit boundary 就可以对铜⽪就⾏修改边界
4、如何删除铜⽪：edit –> delete –> 在find中选择shape –> 点击铜⽪就⾏删除
5、修改已铺铜的⽹络：shape –> lect shape or void –> 点击铜⽪，右键assign net
心脉通胶囊6、如何⼿⼯挖空铜⽪：shape –> manual void –> 选择形状
7、删除孤岛：shape –> delete islands –> 在option⾯板点击delete all on layer
8、铺静态铜⽪：shape –> rectangular –> 在option⾯板选择static solid
9、铜⽪合并，当两块铜⽪重叠了以后要进⾏合并：shape –> merge shapes 逐个点击各个铜⽪，就会合并为⼀个铜⽪。合并铜⽪的前提是铜⽪必须是相同⽹络，别去铜⽪都是⼀种类型（都是动态或者都是静态
56、内电层分割
1、在多电源系统中经常要⽤到
2、在分割前为了⽅便观察各个电源的分布，可以将电源⽹络⾼亮显⽰
3、分割铜⽪：add –> line –> 在option⾯板选择class为anti etch，subclass为power，制定分割线线宽（需要考虑相临区域的电压差），如果电压差较⼩，⽤20mil即可，但是如果是+12V与-12V需要间隔宽⼀些，⼀般40~50mil即可。空间允许的话，尽量宽⼀些。然后⽤线进⾏区域划分
4、铜⽪的分割：edit –> split plane –> create 打开create split palne，选择要分割的层（power）及铜⽪的类型–> 制定每个区域的⽹络
5、全部去⾼亮：display –> delight –> 选择区域
6、去除孤岛：shape –> delete island 可以将孤岛暂时⾼亮显⽰–> 点击option去除孤岛
7、尽量不要再相邻层铺不⽤电源的铜⽪，因为这样会带来电源噪声的耦合，在电源层之间要⾄少相隔⼀层⾮介质层
57、后处理
1、添加测试点
2、重新编号，便于装配。在原理图设计时时按照原理图中的位置进⾏编号的，但是这样在PCB中编号就是乱的。这就需要在PCB中重新编号，然后再反标注到原理图，步骤：Logic –> Auto Rename Refdes –> rename –> more 可以设置重新编号的选
项选择prerve current prefixes即保持当前的编号前缀。
3、最好是在布线之前，对元件进⾏重新编号，否则，如果是在布线完成后再重新编号，可能会带来⼀些DRC错误。有⼀些DRC与电⽓特性是⽆关的，可能是由编号引起的，这时就可以不管这些DRC错误。
4、在原理图中进⾏反标注：打开原理图⼯程⽂件–> tools –> back annotate –> 选择PCB Editor –> 确定即可
5、布线完成后，进⾏完整的检查，检查可能存在的各种DRC错误
6、查看报告：tools –> report或者quick reports –> 最常⽤的是unconnect pin report；还有查看shape的⼀些报告，检查动态铜⽪的状态，如果有的状态不是smooth就需要到tup –> drawing option中进⾏更新–> update to smooth
河南征兵网
7、shape no net 即没有赋给⽹络的shape；shape island 检查孤岛；design rules check report
8、在tup –> drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等。这只是⼀个⼤致的统计信息。但是要求所有的选项都是绿⾊的，即都没有错误。
9、如果确定所有的设计都没有错误了，推荐进⾏⼀次数据库的检查，将错误完全排除掉。步骤：tools –> update DRC –> 选中两个选项–> check 保证数据库是完整的
58、丝印处理（为出光绘做准备）
1、⽣成丝印层是，与电⽓层没有关系了，所以可以把⾛线以及覆铜都关闭：display –> color visibility 关掉etch，要留着pin和via，因为调整丝印时需要知道他们的位置。
2、在display –> color and visibility –> group选择manufacturing –> 选择autosilk_top和autosilk_bottom 因为丝印信息是在这⼀层的。不需要选择其它层的silkscreen
3、⽣成丝印：manufacturing –> silkscreen –> 选择那些层的信息放在丝印层，⼀般要选上package geometry和reference designator –> 点击silkscreen，软件⾃动⽣成这个信息
4、调整丝印，先在color and visibility中关掉ref des asmbly_top和asmbly_bottom
5、调整字体⼤⼩：edit –> change –> 在find⾯板选中text –> option ⾯板选中line width和text block，不选择text just –> 画框将所有的⽂字改过来。line width是线宽，text block是字体⼤⼩。注意option选项中的subclass不要动，否则修改后，就会把修改结果拷贝到那⼀层了。
6、调整丝印位置：move –> 选择编号进⾏修改
7、加⼊⽂字性的说明：add –> text –> 在option中选择manufachuring/autosilk_top ，以及字体的⼤⼩，然后点击需要添加的位置，输⼊即可
59、钻孔⽂件
1、钻孔⽂件是电路板制作⼚商数控机床上要⽤到的⽂件，后缀为.drl
2、设置钻孔⽂件参数：manufacture –> NC –> NC Parameters –> 设置配置⽂件（）存放路径，全部保持默认即可
3、产⽣钻孔⽂件：manufacture –> NC –> NC drill –> Drilling：如果全部是通孔选择layer pair；如果有埋孔或者盲孔选择（by layering）—> 点击drill就可产⽣钻孔⽂件–> 点击view log查看信息
4、注意NC drill命令只处理圆型的钻孔，不处理椭圆形和⽅形的钻孔，需要单独进⾏处理：manufacture –> NC –> NC route –> route 可能会产⽣⼀些⼯具选择的警告，可以不必理会。完成后会产⽣⼀个.rou⽂件
5、⽣成钻孔表和钻孔图：display –> color and visibility –> 关闭所有颜⾊显⽰，在geometry中单独打开outline，只打开电路板的边框–> manufacture –> NC –> drill legend ⽣成钻孔表和钻孔图–> ok –> 出现⼀个⽅框，放上去即可
60、出光绘⽂件
1、出光绘⽂件：manufacture –> artwork，注意以下⼏个选项：
Film Control：
（1）、undefined line width：⼀般设置为6mil或者8mil
（2）、plot mode：每⼀层是正⽚还是负⽚
（3）、vector bad pad behavior：出RS274X格式⽂件时，⼀定要选中这个选项，如果不选这个选项，那么出光绘的时候，
