半导体芯片中等离子损伤的解决方案
周乾;程秀兰
晚自习申请【摘 要】在研发一套基于0.18μm工艺的全新半导体芯片时,由于芯片工艺的要求我们将标准0.18μm工艺流程中的接触孔蚀刻阻挡层由原来的UVSIN+SION改为SIN,但却引进了PID(等离子体损伤)的问题.当芯片的关键尺寸减小到0.18μm时,栅氧化层变得更薄,对等离子体的损伤也变得更加敏感.所以如何改善PID也成为这款芯片能否成功量产的重要攻坚对象.这一失效来源于接触孔阻挡层的改变,于是将改善PID的重点放在接触孔蚀刻阻挡层之后即后段工艺上.后段的通孔蚀刻及钝化层的高密度等离子体淀积会产生较严重的等离子体损伤,因此如何改善这两步工艺以减少等离子体损伤便成为重中之重.文中通过实验验证了关闭通孔过蚀刻中的磁场以及减小钝化层的高密度等离子体淀积中的溅射刻蚀功率可以有效改善芯片的等离子体损伤.通过这两处的工艺优化,使得PID处于可控范围内,保证了量产的芯片质量.% To tup a new 0.18μm process flow for a new IC, CT stop layer was changed from UVSIN+SION to SIN. But it suffered PID (plasma induced damage) issue. When devices shrinks to 0.18μm, the gate oxide becomes thinner and it is less tolerated to plasma damage. To solve the PID iss
ue, BEOL process was the key point and it needs to be optimized. In BEOL process, Via etch and Passivation HDP will induce highly palasma damage, so how to optimize the process is the most important. In this paper, a study of turning off the magnet when the Via over etch and reduce Passivation HDP sputter power to reduce PID is prented. By optimized the process, PID will be under the control and the chip quality will also be guaranteed.
【期刊名称】《电子与封装》
【年(卷),期】2012(000)010
【总页数】5页(P41-45)
【关键词】半导体技术;等离子体损伤;通孔蚀刻;高密度等离子体淀积
【作 者】周乾;程秀兰
【作者单位】上海交通大学微电子学院,上海200240;上海交通大学微电子学院,上海200240
【正文语种】中 文
【中图分类】TN306
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1 引言
本课题的来源是由于在工作中有一款新产品需要采用0.18μm工艺进行制造，由于该产品附有OTP（一次可编程）存储器，套用标准的0.18μm工艺流程会引起数据保持力不足的现象。为了改善这一现象，将接触孔蚀刻阻挡层由原来的UVSIN400A+SION200A改为SIN400A。这一改动使得OTP数据保持力得到提高，但却恶化了PID。PID是重要的工艺可靠性参数，表征芯片中等离子对芯片的损伤。当芯片的关键尺寸减小到0.18μm后，栅氧化层变得更薄，对工艺缺陷的忍受力变得更低，对等离子体的损伤也变得更加敏感。PID的恶化是由于接触孔蚀刻阻挡层的改变，所以新的SIN的抗等离子体损伤能力不佳是引起PID恶化的主要原因。如何改善PID性能，使产品能够成功量产便成为我们工作中的一项重要挑战。在如何改善PID性能的研究中，我们将主要的工作聚焦在接触孔蚀刻之后的工艺即后段工艺中。研究表明在后段工艺中，通孔蚀刻及钝化层的高密度等离子体淀积会产生较严重的等离子体损伤，这两步工艺成为改善PID的切入点。首先我们了解到通孔蚀刻中产
生了大量的等离子体对芯片进行物理轰击，以得到所需要的图形。在蚀刻中关闭磁场将有助于减小等离子体对芯片表面的损伤，从而改善PID的性能。另外钝化层的高密度等离子体淀积会产生较严重的等离子体损伤，由于溅射蚀刻时也会有大量的等离子体，减小溅射蚀刻功率也是改善PID的一个途径。在实验中，关闭了通孔过蚀刻时的磁场以及减小钝化层的高密度等离子体淀积时的溅射蚀刻功率，使最后的PID得到了改善，达到了产品要求。
2 现象描述
小学生寒假社会实践活动记录表在芯片制造工艺中，通常我们都会对芯片进行PID测试，以衡量等离子体对芯片的损伤程度。首先简要说明一下PID的原理、对器件的影响以及测试方法。
PID即plasma induced damage（由等离子体引起的损伤）。在半导体制造中，任何用到等离子体的工艺都将使得MOS的性能退化，例如离子注入、光阻的灰化、氧化物的干蚀刻、高密度等离子体淀积等。由图1可知，当等离子体不断在栅氧化物上积累，产生较大的电势差，最终形成F-N隧穿电流，损伤栅氧化物。
图1 等离子体造成器件失效的原理图
PID会对器件造成很多不利的影响：
新娘简笔画（1）增加栅氧化物的漏电流；
（2）晶体管阈值电压的退化；白云山舒筋健腰丸
（3）减小栅氧化物的生命周期；
（4）增加热电子效应；
（5）增加由器件产生的噪音；
（6）器件的不匹配以及时序的不可预知。
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描写人物的作文600字半导体制造中，在硅片的切割道上会放上一些测试图形来监控各项不同的工艺是否出于一个正常范围。对于PID的测试，如图2所示，通过两组测试图形进行监控。一个是正常的器件测试图形，另一个通过在器件上方加上一块面积较大的金属层作为天线，以此来收集等离子。通过具有天线的晶体管的阈值电压减去正常晶体管的阈值电压来监控PID的性能。ΔVT= Abs(VT of Antenna - VT of normal)，当ΔVT＜0.05V时，被认为PID性能可控。反之
则需要改善。
图2 PID的测试图形
如图3所示，当接触孔蚀刻阻挡层用SIN400A时，这款芯片的PID VT表现得很不稳定，有许多点超出0.05V这一上限，用SIN400A做阻挡层的PID VT超标的概率较大，工艺容宽表现出较差的PID性能。而可靠性测试中对PID的要求是失效率为0。
图3 PID VT 趋势图
在表1中列出了不同工艺条件下PID的性能。比较得出当接触孔蚀刻阻挡层用SIN400A时，会表现出较差的PID性能。如图4所示，只有lot1的工艺容宽较大，而用SIN400A生产出的芯片都表现出了较差的PID性能。
表1 不同条件下的PID性能工艺 实验1 实验2 实验3 实验4栅氧化物 湿氧128A 湿氧128A 湿氧128A 湿氧128A接触孔蚀刻阻挡层 UVSIN400A SIN400A SIN400A SIN400A HKSION200A钝化层合金 合金30min 合金30min+合金30min 合金30min 合金30min等离子体损伤（PID） MVN/PMOS通过 MVNMOS通过，但工艺窗口太小 MVNMOS失效 MVNM
OS失效MVPMOS通过 MVPMOS通过 MVPMOS通过
图4 PID VT 分布图
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当接触孔蚀刻阻挡层改为SIN时，PID的性能恶化。推测这是由于SIN的抗等离子损伤的性能不好，使得后段含有等离子的工艺对器件产生较大的损伤。另外由PID的原理可知，任何含有等离子体的工艺都会带来对器件的等离子体损伤。而在后段的所有工艺中通孔蚀刻以及高密度等离子体淀积需要大量的等离子体，于是我们将PID的改善聚焦于这两道关键工艺。
3 实验
3.1 通孔刻蚀工艺的改良
在通孔刻蚀的设备中都会有磁场存在其中，通过磁场的作用使得等离子体具有更高的能量，从而提高刻蚀的工艺能力，但是往往通过磁场加速的等离子体更加容易损伤到芯片的栅氧化层。于是想到在过蚀刻时将磁场关掉，以此来减少芯片的损伤。当开启磁场的情况下，等离子体具有更高的能量，因此它的蚀刻率会更高，而当关闭磁场时，对一片硅片进
行通孔蚀刻的时间也由原来的268s增至308s，但通过切片我们可以看到改变工艺之后物理剖面是相匹配的。表2列出通孔刻蚀新旧工艺的比对，新的通孔蚀刻工艺改变了蚀刻时间并且关闭了过蚀刻的磁场，并最终使新工艺下刻蚀出的通孔与旧程式刻蚀出的通孔在物理剖面上保持相似。
图5列出了关掉过蚀刻的磁场时，工艺流程的主要改变。由于主蚀刻依然是带有磁场的，尽量减少主蚀刻的时间，然后关掉磁场增加过蚀刻的时间，最终带到与原来工艺相同的剖面。当开启磁场的情况下，等离子体具有更高的能量，因此它的蚀刻率会更高并且均匀度也变得更好，参见表3。由于一般的后段工艺中至少拥有四道通孔刻蚀，累加起来将对PID产生极大的改善。
表4为最终的通孔尺寸、通孔阻值、良率的比较，差异小于3%，与原有工艺相匹配。
为了验证该工艺的改变是否可以适合量产的需要，设计了改变IMD厚度并结合通孔过蚀刻时间的实验，参见表5。结果证明在正常的工艺变动下，WAT（wafer acceptance test，即硅片可接受测试）中的通孔阻值与最后的良率都与原有工艺的硅片是可比的，参见表6。
表2 通孔刻蚀新旧工艺比对新工艺主要步骤 时间 压力 功率 气体 磁场 时间 压力 功率 气体 磁场Darc open 38s 100mT 400W CF4 On 38s 100mT 400W CF4 On Main etch 150s 60mT 1200W C4F8/O2/Ar/CO On 100s 60mT 1200W C4F8/O2/Ar/CO On Over etch 50s 60mT 1200W C4F8/O2/Ar/CO/N2 On 120s 60mT 1200W C4F8/O2/Ar/CO/N2 Off Soft etch 30s 150mT 600W CF4/CHF3/Ar/N2 Off 50s 150mT 600W CF4/CHF3/Ar/N2 Off工艺 原有工艺
图5 通孔刻蚀新旧工艺下的图形对比
表3 通孔刻蚀新旧工艺中关键工艺参数比对主蚀刻 过蚀刻蚀刻率 均匀度 蚀刻率 均匀度关闭磁场 246.8nm/min 3.90% 237.6nm/min 3.50%打开磁场 272.8nm/min 10.00% 272.9nm/min 10.30%
表4 通孔刻蚀新旧工艺中关键数据比较旧工艺 新工艺通孔尺寸 0.278μm 0.279μm通孔阻值 3.34Ω/via 3.32Ω/via良率 97.85% 97.98%
在执行了通孔蚀刻的工艺改良以后，PID得到了极大的改善。没有任何测试点大于PID VT要求的上限0.05V，参见图6。
