Verilog HDL语言中always敏感信号对比分析
作者：张稳稳
来源：《现代电子技术》2015年第15期
摘 要： 为了高效地利用Verilog HDL语言中always行为建模语句设计集成电路，采用比较和举例论证的方法，总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号，对于敏感信号为时钟边沿信号，仿真结果直观简单；但是对于敏感信号为电平信号，敏感信号必须是所有的输入和判断语句的信号，否则仿真结果不确定。
毽球比赛规则 关键词： Verilog HDL； always语句； 敏感信号； 时钟边沿信号； 时钟电平信号
中图分类号：清宫表准不准 TN911.6⁃34； TP312 文献标识码： A 文章编号：拜堂 1004⁃373X（2015）六项机制15⁃0032⁃03
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Contrastive analysis of always nsitive signals in Verilog HDL language
ZHANG Wenwen
海南岛地图 （School of Electronic Engineering， Xi’an University of Posts and Telecommunications， Xi’an 710121， China）
Abstract： To u always behavioral modeling statements in Verilog HDL language to design integrated circuits efficiently， the influence of event control nsitive signals in always statement on design simulation are summarized by using comparison and illustrating arguments. The nsitive signals in always statements are divided into clock edge signal and level signal. When nsitive signal is the former微信个性网名玫瑰花的花语， the simulation results are intuitive and simply. When nsitive signal is the latter， the nsitive signal must be the signal of all input and judgment statements， otherwi the simulation results are uncertain.
