DDR内存布线指导（Freescale_观点）
DDR内存布线指导
1、Signal Length Matching （Freescale 观点）
信号长度匹配是关于时序特性的⼀个关键因素，DDR系统中的长度匹配要求如下图。
Signal Group Minimum Length Maximum Length Data lane to data strobe Strobe length 25 mils Strobe length plus 25 mils Data lane to data lane No more than 1000 mils data among all data lane groups data strobe to clock Meeting the 75%-125% Write Data
Address/command/control to clock Should be determined through simulation
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在该图中，Data strobe to clock 和 Address/command/control to clock的长度匹配没有给出确切的数值，在设计者⽆法仿真的情况下，具体数值可以参考本⽂在上⾯的描述。
2、Clock Signal Group
具体的时钟信号的layout Guide如下表格，可以⼀⽬了然。
Item Recommendation Comment Reference plane GND-referenced Maintain a solid GND reference(no
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splits and so on) for all routed
clocks,thereby providing a
low-impedance path for the return
currents
Same layer routing Route all clock pairs on the same critical
layer,Avoid switching between layers
except where required. Ensures all clocks have the same signal integrity.Swap clock pairs an needed so that signal routing is optimized
深思熟虑是什么意思between the controller and the
memory.
Characteristic impedance
阻抗特征 =50-60ohm single-ended
=100-120ohm differential
All pairs must be routed differentially
from the DDR controller to the end
point(DIMM ot discrete)
Trace width Implementation-specific ———— Differential spacing Implementation-specific Correct differential spacing must be
maintained throughout entire signal
route.
Pair-to-pair spacing 20 mils Exceptions may be needed at device
breakout
Group spacing(clocks to all other signal) 20 mils Exceptions may be needed at device
breakout Serpentine isolation spacing Maintain at least 20 mils
MCK TO /MCK trace matching Matched to within 20 mils ————
Clock pair-to-clock pair matching All clock pairs to a gicen memory
bank(DIMM or discete)matched to
within 20 mins
————
Series damping resistor value Range 15-33 Optimal value and location system
八十大寿的祝福语dependent and should be determined
by simulations For point-to-point
connections.placement is optimal at the
source.For point-to-multipoint,placent
wps函数
at the loads(DIMM connector or
discrete bank)may prove optimal. Optimal-parallel termination to VTT 25-57ohm +/-1% Considered be an optional item bad
on intemal simulation runs and
application notes pulished by Micron
Not recommended ————
U of resistor networks for damping
resistor
Differential termination 100-120ohm Required only for discrete
implementaions.DIMM modules provide
the differental termination
为了更好的理解表格中的⼀些参数，可以参考上⾯的⽰意图，这在实际的layout中长度匹配中常见，即使⽤蛇形⾛线来满⾜长度匹配，注意蛇形⾛线只起到长度匹配的作⽤，除此之外，蛇形⾛线没有任何好处，并且他在⼀定程度上影响信号质量和EMC。时钟差分线建议在同⼀层布线，参考GND。
3、data信号线Data—MDQ, MDQS, MDM
DDR系统中，关于data信号的分组，见下表Layout Guide：
Item Recommendation Comment Topology Daisy chain
Reference plane GND-referenced Maintain a solid GND reference(no splits and三十六手
so on) for all routed clocks,thereby
providing a low-impedance path for the
return currents Characteristic impedance =50-60ohm single-ended
Trace width Implementation-specific
DQS spacing 4 W minimum
Gtoup spacing 20 mils of isolation from other non-DDR
related signals
Series resistor 0-33ohm +/-5%临川郡
Termination resistor 25-57ohm +/-5%
Length matching within the byte
+-25% mils from the data strobe Allows max interface speeds.
lane
Length matching DQSto clock
Resistor packs U as needed Do not place the data group in the same
RNs as the other DDR signal groups.
由上表可知，DQS的信号频率在正常⼯作时，和时钟频率是⼀致的，因此，DQS和其他的⾮data Group的信号spacing要满⾜4W规则。
4、Address and Command Layout Recommendations
在下图中，有⼀个限制，就是Addr/cmd信号和时钟信号的长度匹配，因为Addr/Cmd信号是在时钟的信号沿进⾏采样，因此他们之间的长度匹配对时序的影响⽐较重要，从下图中可以看出，Addr/cmd 信号线的长度⽐时钟线短(两者之间相差容许长度Y，这个参数需要仿真验证)，即信号先到达接收端，时钟后到达接收端，但是Micron推荐两者的误差在+-400mil，因此综合Freescale和Micron的观点，笔者认为+-400mil是⽐较常见的限制条件，如果条件允许的话，仿真也是需要验证的(其实就是废话，呵呵)。
5、Control Signal Group
因为control信号也是在时钟的信号沿进⾏采样，因此他们之间的长度匹配对时序的影响也⽐较重要，从下图中可以看
出，control信号线的layout策略可以和Addr/cmd信号的布线策略⼀致。
6、DDR Power Delivery
DDR1需要2.5V(2.6V for DDR400)的电源，1.25V的Vref，1.25V的Vtt。DDR2需要1.8V的电源，0.9V的Vref，0.9V的Vtt。下图就是在实际⼀个系统中对DDR的power要求：
在图中，Itt这个参数要根据具体的情况(如端接的信号线数量，Rtt的取值等)⽽确定，图中所⽰数据仅作参考。
7、 DDR VREF Voltage
Vref需求的电流是相当⼩的，⼩于3mA，但是Noi or deviation in the VREF voltage会引起时序误差，jitter以及⼀些不确定的⾏为。因此有必要使Vref的AC Noi保持在+-25mV以内。建议Vref和Vtt不要在同⼀层⾛线，如不可避免，要保证充⾜的间距，建议150mil。Vref的产⽣电路最简单的就是利⽤分压电阻，如下图所⽰：
这部分的Layout Guide如下图所⽰：
水浒传的好词8、DDR VTT Voltage Rail
DDR的VTT电流需求是很⼤的，平均电流为0A(理想化的)，峰值电流可以达到3.5A，⼀般都在2A~3.5A，如⼀个端接了115个信号线的电流达到了2.7A。具体计算⽅法可以参阅lql-003和Reference-0005。VTT如果在表层⾛线⾄少150mil的宽度，Vtt的电容数量，电容值的⼤⼩，端接电阻的摆放等规则参见下图。
图26
关于Rtt以及滤波电容的摆放位置，可以参考下图，也可以参考实际的电脑主板内存插槽部分的摆放。在图中蓝⾊线围起来的部分就是⼀块Vtt的shape。
