第二章Quartus II的使用
2.1 Quartus II概述
Quartus II是Altera公司继MAX＋PLUS II后，所提供的FPGA/CPLD开发集成环境，主要针对本公司新器件和大规模FPGA的开发。Quartus II提供一个容易适应特定设计所需要的完整的多平台设计环境。它不仅包括FPGA/CPLD设计所有阶段的解决方案，而且也提供可编程片上系统（SOPC）设计的综合性环境。Quartus II除了保留有MAX＋PLUS II的特色外，也可以利用第三方的综合工具，如Synopsys、NativeLink、仿真工具ModelSim等。
2.1.1 设计的主要环节
Quartus II可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编程下载等工作。下图显示了使用Quartus II进行设计的各主要环节。
全编译
图2.1.1 Quartus II进行设计的主要环节
这几个环节分别介绍如下：
1.设计输入
设计输入包括图形输入和硬件描述语言（HDL）文本输入两大类型。本次实验中主要用到其中的原理图输入和VHDL输入两种方式。HDL设计方式是现今设计大规模数字集成电路的常用形式，除IEEE标准中VHDL与Verilog HDL两种形式外，还有各自FPGA厂家推出的专用语言，如Quartus II下的AHDL。HDL语言描述在状态机、控制逻辑、总线功能方面较强；而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。Quartus II支持层次化设计，可以在一个新的输入编辑环境中调用不同输入设计方式完成的模块，从而完成混合输入设计以发挥二者各自特色。活出你自己
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2.分析与综合
appoint在完成设计输入之后，即可对其进行分析与综合。其中先进行语法的分析与校正，然后依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。最终获得门级电路甚至更底层的电路描述网表文件。因此，综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。既可以使用Quartus II中的综合器来分析设计文件和建立工程数据库，也可使用其他EDA综合工具综合设计文件，然后产生与Quartus II软件配合使用的网表文件。
3.仿真
仿真包括功能仿真和时序仿真。进行功能仿真，即直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体器件的硬件特性。而时序仿真接近真实器件运行特性的仿真，仿真精度高。Quartus II可以通过建立和编辑波形文件，来执行仿真波形的模拟分析。
退热药4.布局布线
若功能仿真结果满足逻辑设计，则可执行布局布线。它的目的是将综合后产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。在Quartus II中，是使用由综合中建立的数据库，将工程的逻辑和时序要求与器件的可用资源相匹配。它将每个逻辑功能分配给最好的逻辑单元位置，进行布线和时序，并选择相应的互连路径和引脚分配。
5.时序分析
Quartus II中的时序分析功能可以分析设计中所有逻辑的性能，并协助引导适配器满足设计中的时序分析要求。还可以进行最少的时序分析，报告最佳情况时序结果，验证驱动芯片外信号的时钟至管脚延时。
6.引脚锁定及下载
为了对设计工程进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上。最后是将下载或配置文件通过编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证。
2.1.2 Quartus II的主界面
双击桌面上的Quartus II图标，打开主界面，如图2.1.2所示。主界面上除了工程导航栏、进度栏和信息窗口之外，中间大块区域既是源文件输入区也是仿真、编译后结果的查看区。而快捷按钮栏中的每个按钮都可在菜单中找到相对应的命令。在后面的实例中，会介绍如何从栏目和窗口中读取需要的信息。
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菜单栏快捷按钮栏
工程导航栏
进度栏
信息窗口
图2.1.2 Quartus II的主界面梦见蛇是怎么回事
2.2 Quartus II的VHDL输入设计流程
本节将以一个4分频的分频器为例，介绍运用Quartus II实现其功能的详细步骤及方法。其主要设计流程如下：
生生世世情新建工程→新建VHDL设计文件→功能仿真→全编译→时序仿真→引脚锁定和下载。
2.2.1 新建工程
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首先建立自己的工作文件夹，用来存放所有的设计工程及文件，建议用DA＋学号。在工作文件夹中还可以再建立设计工程的文件夹，不同的设计项目放在不同的文件夹中。在机房里所有用户文件夹都建在D盘中，文件夹名称中最好不要含有中文。如D:\DA2004010111\divider4。具体操作步骤如下：
1.选取菜单中File－New Project Wizard，出现新建工程向导窗口。直接点击Next进入设置窗口如图
2.2.1所示。
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图2.2.1 新建工程向导
2. 在工程目录设定处按，在Select Diretory 对话框中选择此工程的存放路径，如图中所示为D:\DA2004010111\divider4。选中后，点击打开按钮。与此同时，Quartus II 自动将工程名称、顶层设计实体名称与存放工程的文件夹名称一样，同为divider4。
3. 点击Next 进入添加文件窗口（图略）。如果文件夹中存有已录入的与工程相关的输入文件，那么可以直接添加到工程中来。因为目前没有任何输入文件，所以点击Next 进入下一窗口，即选择目标芯片窗口如图2.2.2所示。
4. 在Family 栏中选择目标芯片系列――Cyclone ，然后选择此系列中的具体芯片型号为EP1C6Q240C8。
5. 点击Next 进入EDA 工具设置窗口（图略），勾选要用的第三方EDA 工具。本次操作不采用第三方工具，因此点击Next 进入最后的总结窗口（图略）。在这个窗口中列出了所有前面设置的结果。如果有错误可以点击Back 回去一一修改，否则按Finish 结束。
经过第一次的设置后，以后再新建工程时目标芯
片等设置可以略掉，只需在图2.2.1中设定好工程的存
放路径后就直接点击Finish 结束。
这时在Quartus II 主界面左侧的工程导航栏
Project Navigator 中显示本工程的顶层设计文件名称
为divider4，如图2.2.3所示。若没有出现导航栏，可
以从菜单栏View －Utility －Project Navigator 中调出。
彩铃设置图2.2.3 工程导航栏
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图2.2.2 选择目标芯片
2.2.2 新建VHDL 设计文件
在建好工程后，就可以添
宋美龄灌肠加VHDL 输入文件。有以下几
个步骤：
1. 在Quartus II 主界面
菜单栏中选择File －New ，弹
出新建设计文件窗口如图
2.2.4所示。在Device Design
Files 页选中VHDL File 项，点
击OK 按钮打开VHDL 文本编
辑窗口，其默认文件名为“Vhdl.vhd ”。
2. 输入VHDL 文件有两种方式：一个是直接在空白处输入设计文件，4分频的VHDL 文件如下所示
图2.2.4 新建VHDL 设计文件
