CIC
中国集成电路设计
ＣｈｉｎａｌｎｔｅｇｒａｔｅｄＣｉｒｃｕｌｔ
一种高速延迟锁相环和占空比校正器
陈婷，韩彦武，龙晓东，于晓，侯彬
（西安紫光国芯半导体有限公司，陕西西安，710075）
摘要：随着动态随机存取存储器（D R A M）的工作频率不断提高，系统对D R A M中延迟锁相环在高频时时钟信号传输要求越来越高。本文针对传统的D R A M中延迟锁相环存在高频时时钟信号丢失或占空比很小时时钟信号丢失的技术问题，设计出一种高速延迟锁相环，克服了高频时钟信号在延迟链里丢失的问题，实现了高速时钟信号传输和信号占空比很小时时钟信号丢失的问题。
关键字：D R A M；延迟锁相环；占空比
A high-speed Delay-Locked Loop（DLL）
and Duty Cycle Corrector（DCC）
CHEN Ting,HAN Yan-wu,LONG Xiao-dong,YU Xiao,HOU Bin
（Xi'an UniIC Semiconductors Co.,Ltd,Xi’an710075,China）
Abstract:With the increasing working frequency of dynamic random access memory（DRAM）,the system demands more and more on the transmission of clock signal at high frequency for the Delay-Locked Loop in DRAM.Bad on the traditional DRAM latency when there is a high frequency clock signal loss or duty ratio is small clock signal loss of technical issues,designed a high-speed Delay-Locked Loop,to overcome the high frequency clock signal leakage problems in delay chain,has realized the high speed clock signals transmission and duty ratio is small clock signal loss.
Key words:DRAM;delayed pha-locked loop;duty ratio
中国集成电路
设计
ＣｈｉｎａｌｎｔｅｇｒａｔｅｄＣｉｒｃｕｌｔ
CIC 图3高速延迟锁相环的结构示意图
女性的声音1引言
现有的延迟锁相环输入时钟信号在经过DLL 延迟链传输时有占空比失真的情况，就会导致以下缺点1、高频时钟信号会丢失2、输入时钟信号的占空比很小时时钟信号会丢失。为了解决现有的延迟锁相环存在高频时钟信号丢失或占空比很小时时钟信号丢失的技术问题，本文提供一种高速延迟锁相环。解决了现有的延迟锁相环存在高频时钟信号丢失的技术问题，克服了高频时钟信号在延迟链里丢失的问题，实现了高速时钟信号传输。
摄影三要素>活动流2现有的延迟锁相环
现有的DRAM 中延迟锁相环结构如图1所示：
包括时钟组合电路、
DLL 逻辑控制电路以及DLL 鉴相器，DLL 延迟链，时钟占空比校正电路（DCC
）包括两个完全相同的DCC 延迟链、DCC 鉴相器和DCC 逻辑控制电路。输入时钟经过DLL 延迟链后输入到DCC 的两个延迟链，产生时钟_180和时钟_360，时钟_000和时钟_180经过时钟组合电路后产生输出电路。当延迟锁相环锁定后，输入时钟和输出时钟的上升沿对齐。当时钟占空比校正电路（DCC ）锁定后，时钟_000和时钟_360的上升沿对齐，时钟_000和时钟_180的上升沿之间的延迟为半个时钟周期。在时钟组合电路里，时钟_000的上升沿产生输出时钟的上升沿，时钟_180的上升沿产生输出时钟的下降沿，故输出时钟的占空比为50%。输入时钟信号在经过DLL 延迟链和两个DCC 延迟链传输时有占空比失真的情况，如图2所
示。当时钟的频率较高且时钟的占空比失真情况严重时，时钟_360就会丢失，从而导致输出时钟丢失。
3高速延迟锁相环
本文提供了一种高速延迟锁相环[1，2]
如图3，包括
时钟组合电路、
DLL 逻辑控制电路以及DLL 鉴相器，其特殊之处在于：还包括分频器、第一DLL 延迟链、
第二DLL 延迟链、第一反相器以及第二反相器。分频器的输入端接输入时钟，分频器的输出端
与第一DLL 延迟链连接，第一DLL 延迟链与第二DLL 延迟链之间通过第一反相器连接，第二DLL 延迟链的输出端通过第二反相器同时与DCC 和时钟组合电路的输入端连接，
DLL 逻辑控制电路同时控制第一DLL 延迟链和第二DLL 延迟链，时钟组合电路输出的输出时钟和输入时钟均进入DLL 鉴相器的输入端，DLL 鉴相器的输出端与DLL 逻辑控制电路连接。
增加一个分频器，使DLL 延迟链里的时钟信号频率是输入时钟信号的一半，把DLL 延迟链分成两个完全相同的延迟链，第一延迟链1的输出时钟经过反相器后输入第二延迟链2
，第二延迟链2的输出时钟经过反相器后输入DCC 。
时钟信号在第一延
迟链1里的传输时产生的占空比失真，经过反相器后，在第二延迟链2里可以得到恢复，所以第二延迟链2的输出时钟是50%的占空比，没有占空比失
图1现有的延迟锁相环的示意图
图2现有延迟锁相环时钟信号占空比失真示意图
图5延迟锁相环存在占空比失真情况下工作过程示意图
图6延迟锁相环的工作过程
操你影院图4时钟组合电路的工作过程
真。低频时钟信号经过延迟链时不会丢失。
因为增加了一个分频器，时钟信号的频率是输入时钟信号的一半，所以需要还原与输入时钟同频的时钟信号。由时钟_000产生时钟_000_x 和时钟_000_n ；由时钟_180产生时钟_180_x 和时钟_180_n 。用这四个时钟信号组合还原与输入时钟同频率的时钟信号。
高速延迟锁相工作原理（如图4）：
如果经过延迟链后时钟信号占空比失真，如图5所示，输出时钟的周期就不是标准的时钟周期了。假设时钟占空比失真为δ，输出时钟的第一个时钟周期就会比输入时钟周期小δ，第二个时钟周期就会比输入时钟周期大δ。
刘亦菲脸型
本文的延迟锁相环采用的延迟链是两个完全相同的第一延迟链1和第二延迟链2，两个延迟链有相同的占空比失真。如图6所示。
假设每个延迟链的占空比失真都是δ，经过第一个延迟链后的时钟信号的高电平比半个时钟周期小δ，低电平比半个时钟周期大δ。经过反相器后的时钟_n 的高电平比半个时钟周期大δ，低电平比半个时钟周期小δ。由于第二个延迟链的占空比失真，经过第二个延迟链后的时钟信号高电平就刚好是半个时钟周期，从而保证了时钟信号的占空比没有失真。DLL 延迟链没有占空比失真，如图4所示，时钟_000_x 的上升沿产生输出时钟的第一个上升沿。
时钟_180_x 的上升沿产生输出时钟的第一个下降沿。
卧室的英语
时钟_000_n 的上升沿产生输出时钟的第二个上升沿。
时钟_180_n 的上升沿产生输出时钟的第二个下降沿。本文的高速延迟锁相环实现了时钟_000_x 和时钟_000_n 没有占空比失真的问题，那
么就保证了输出时钟的每个时钟周期都是标准的。
4高速延迟锁相环版图
图7为DDR 系统中延迟锁相环的版图。所用工艺为45nm，该系统最高工作频率为1GHz ，属于高频时钟电路。
高频时钟电路对版图的要求很高。在版图设计中，要求DCC 延迟链1和DCC 延迟链2完全匹配；时钟_000、时钟_180、时钟_360
的金属走
线完全匹配；延迟链的延迟单元完全匹配；
RCV 复制、输出驱动复制
、时钟树复制和真实电路之间也要完全匹配。
图8是DDR 芯片系统中高速延迟锁相环的测试结果。纵坐标是时钟周期，
单位是纳秒，频率为（下转第34页）
图7DDR 系统中延迟锁相环的版图
图8DLL/DCC 频率扫描测试结果
1GHz 的时钟，周期为1ns 。由图8可知，本文提出的DLL/DCC 可支持的最小时钟周期达0.92ns ，即时钟频率为1.08GHz ，实现了高速时钟信号的传输。
5结论
本文通过对传统的延迟锁相环的分析，提出了一种高速延迟锁相环，克服了高频时钟信号在延迟链里丢失的问题，实现了高速时钟信号传输。
傻女孩
参考文献
[1]CMOS Anolog Circuit Design Phillip E.Allen.
教学情境[2]Design of Analog CMOS Integrated Cir-cuits Behzad Razavi.
作者简介
陈婷，资深工程师，西安电子科技大学应用电子专业，现主要从事集成电路后端设计。
韩彦武，资深工程师，青岛科技大学集
成电路设计与集成系统专业，现主要从事集成电
路后端设计。
龙晓东，资深工程师，黑龙江大学电子科学与技术专业，现主要从事集成电路后端设计。
于晓，资深工程师，天津大学，微电子学与固体电子学专业，硕士，现主要从事集成电路相关工作。侯彬，资深工程师，西安电子科技大学，微电子学与固体电子学专业，硕士，现主要从事集成电路设计验证工作。
5结论
基于功能的B.I stress 方案在不增加面积成本的基础上提高了产品筛选质量。本文主要介绍了MCU 产品，在FT 筛选阶段追加B.I stress 筛选早期失效的方法。为了减少测试设计面积成本，B.I 过程中采用CPU 控制芯片中的结点进行翻转。此种stress 加入方法已经应用在实际的量产测试中，经过批量测试后，证明此种方法的B.I stress 加入是有效的。在B.I 后的FT2可以有效筛选出早期失效
的芯片
。参考文献
[1]MD Knox.Semiconductor device burn-in stress
method and system.
[2]J Beilstein,K Edward.Methods and apparatus for burn-in stressing and simultaneous testing of micon-ductor device chips in a multichip module.
作者简介
赵来钖，北京中电华大电子设计有限责任公司工程师，主要从事芯片测试等工作。
盛娜，北京中电华大电子设计有限责任公司工程师，主要从事芯片设计等工作。
李焕春，北京中电华大电子设计有限责任公司工程师，主要从事芯片验证等工作。
刘宏伟，北京中电华大电子设计有限责任公司工程师，主要从事芯片测试等工作。
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