电子信息类各公司面试题

更新时间:2023-06-21 01:28:29 阅读: 评论:0

1FPGAASIC的概念,它们的区别。
答:FPGA是可编程ASICASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。
2、建立时间(tup time)与保持时间(hold time)意思?
答:建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足tup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。 如果手机锁屏密码忘记了怎么解锁hold time不够,数据同样不能被打入触发器。  如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability(亚稳态)的情况。如果数据信号在时钟沿触发前后 持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。
3、什么是竞争与冒险现象?怎样判断?如何消除?
      答:在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。
4、同步电路和异步电路的区别是什么?
      足球战术答:同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路:电路没有统一 的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。
5、什么是NMOSPMOSCMOS?什么是增强型、耗尽型?什么是PNPNPN?他们有什么差别?
      答:MOS场效应管即金属-氧化物-半导体型场效应管,英文缩写为MOSFETMetal-Oxide-Semiconductor Field- Effect-Transistor),属于绝缘栅型。其主要特点是在金属栅极与沟道之间有一层二氧化硅绝缘层,因此具有很高的输入电阻(最高可达 1015Ω)。它
也分N沟道管和P沟道管,符号如图1所示。通常是将衬底(基板)与源极S接在一起。根据导电方式的不同,MOSFET又分增强型、耗尽 型。所谓增强型是指:当VGS=0时管子是呈截止状态,加上正确的VGS后,多数载流子被吸引到栅极,从而增强了该区域的载流子,形成导电沟道。耗尽 型则是指,当VGS=0时即形成沟道,加上正确的VGS时,能使多数载流子流出沟道,因而耗尽了载流子,使管子转向截止。 
           PNP女人大NPN的区别在表面上是以PN结的方向来定义的,实际上是以三极管的结构材料来区分的。PNP是两边的棒料是镓,中间的是硅。镓是第三主族的元素,其核外为三个电子,硅是第四主族的元素,其核外有四个电子,这样在两个PN的方向上的顺序是PNN的关系;相反NPN是两边的材料是硅,中间的是镓,形成的PN结顺序为NPN的关系。 
顺便说明:P的意思是在PN结上缺少电子,以空穴为主导电的材料,也叫P型材料;N的意思是在PN结上有多余的电子,以电子为主导电的材料,也叫N型材料。
6、同步电路和异步电路的区别是什么?(仕兰微电子)
答:异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制
信号脉 冲,但它同时也用在时序电路中,此时它没有统一的时钟,状态变化的时刻是不稳定的,通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许 一个输入发生变化,以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间,待下面介绍。
      同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如D触发器,当上升延到来时,寄存器把D端的电平传到Q输出端。
在同步电路设计中一般采用D触发器,异步电路设计中一般采用Latch
7、什么是同步逻辑和异步逻辑?(汉王笔试)
答:同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的开始完成信号使之同
步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速,论文发表数以倍增,而Intel Pentium 4处理器设计,也开始采用异步电路设计。
异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,其逻辑输出与任何时钟信号都没有关系,译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
8、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)
答:线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现(漏极或者集电极开路),由于不用oc门可能使灌电流过大,而烧坏逻辑门,同时在输出端口应加一个上拉电阻。(线或则是下拉电阻)
9、什么是Setup Holdup时间?(汉王笔试)
10tupholdup时间,区别.(南山之桥)
11、解释tup timehold time的定义和在时钟信号延迟时的变化。(未知)
12、解释tuphold time violation,画图说明,并说明解决办法。(威盛VIA 2003.11.06 上海笔试试题)
答:时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。
13、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微电子)
14、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)
答:在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的(冗余)消去项,但是不能避免功能冒险,二是在芯片外部加电容。三是增加选通电路
在组合逻辑中,由于多少输入信号变化先后不同、信号传输的路径不同,或是各种器件延迟时间不同(这种现象称为竞争)都有可能造成输出波形产生不应有的尖脉冲(俗称毛刺),这种现象成为冒险。
15、你知道那些常用逻辑电平?TTLCOMS电平可以直接互连吗?(汉王笔试)
答:常用逻辑电平:TTLCMOSLVTTLLVCMOSECLEmitter Coupled Logic头像女生简单气质)、PECLPudo/Positive Emitter Coupled Logic)、LVDSLow Voltage Differential Signaling)、GTLGunning Transceiver Logic)、BTLBackplane Transceiver Logic)、ETLenhanced transceiver logic)、至暗时刻观后感GTLPGunning Transceiver Logic Plus);RS232RS422RS48512V5V3.3V);TTLCMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V
cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.
ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.
cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.
1) TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。
2) OC门电路必须加上拉电阻,以提高输出的搞电平值。
3) 为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
4) COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。
5) 芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。
6) 提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7) 长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1) 从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
2) 从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
3) 对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k10k之间选取。对下拉电阻也有类似道理
//OC门电路必须加上拉电阻,以提高输出的搞电平值。
OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平
在有时我们用OC门作驱动(例如控制一个LED)灌电流工作时就可以不加上拉电阻
全鸡OC门可以实现线与运算
操作可行性OC门就是  集电极开路输出
总之加上拉电阻能够提高驱动能力。
16. 什么是OC门?
答:OC门,又称集电极开路(漏极开路)与非门门电路,Open CollectorOpen Drain)。为什么引入OC门? 实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上,将这些与非门上的数据(状态电平)用同一条导线输送出去。因此,需要一种新的与非 门电路--OC门来实现线与逻辑
        OC门主要用于3个方面: 
1) 实现与或非逻辑,用做电平转换,用做驱动器。由于OC门电路的输出管的集电极悬空,使用时需外接一个上拉电阻Rp到电源VCC鬼故事短篇OC门使用上拉电阻以 输出高电平,此外为了加大输出引脚的驱动能力,上拉电阻阻值的选择原则,从降低功耗及芯片的灌电流能力考虑应当足够大;从确保足够的驱动电流考虑应当足够 小。 
2) 线与逻辑,即两个输出端(包括两个以上)直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用,而一般 TTL门输出端并不能直
接并接使用,否则这些门的输出管之间由于低阻抗形成很大的短路电流(灌电流),而烧坏器件。在硬件上,可用OC门或三态门(ST 门)来实现。 OC门实现线与,应同时在输出端口应加一个上拉电阻。 

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标签:电路   电阻   输出   时钟   时间   信号
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