版图笔记（6）
streer工艺进步对后端工作影响有多大？
工艺变化带来的漏电流、功耗、以及整体设计上巨大的变化。从.18到.09可以说是革命性的变化，以致后来的.045从设计上都可以说完全不同，很多甚至边物理原理都不一样了，如出现了量子效应。
主要是电器特性上的变化，工艺缩小以后，要多考虑诸如power analysis、IR drop（压降）、X-talk这些附加效应。前端设计师只关心逻辑上是不是实现他所要的功能，芯片的电气特性需要后端工程师来把握。
工艺每进一步，如从.18到.13器件面积会缩小一半，性能会提高1-2倍，应该说尺寸越小，后端要考虑的问题越多，在.18甚至更大尺寸时，差不多不要跑SI（信号完整性分析），到了.09就必需要了。
工艺越小，集成度越高，会带来散热和功耗问题。还会出现量子效应。线宽越窄，会带来延迟和寄生问题。
电迁移和打孔的多少有什么关系？
如果没有防止电迁徙的措施，更多的孔会加强迁徙，主要是随着工艺尺寸的减小，孔的侧壁越来越陡峭，
而铝蒸汽并非各向同性淀积，使得金属在经过氧化物台阶时变薄，导致横截面积减小，因而电流密度增大，加速了电迁徙。
不过，目前工艺都有防护措施，比如使用淀积铝制前，淀积一层难溶阻挡金属（各项同性淀积）来减小侧壁的陡峭度，现在用的最多的好像是钨塞，另外，金属使用的不是钝铝，而是铝铜合金，而铜可以起到抑制电迁徙的作用。
剩余空间加电源地线电容，加PMOS还是NMOS的简单分析
用PMOS做电容的时候，PMOS的NWELL与衬底（p型）形成一个反偏二极管，当地线上来一个瞬间大电流，能通过这个来对MOS电容栅极进行保护。在栅极上加一个小电阻是常用的做法。
但PMOS电容比NMOS电容小，如不考虑ESD的可靠性方面，单从电容滤波方面考虑，NMOS比PMOS好。
模拟版图中带隙基准与振荡器的关系
电路离不开时钟（CLK），时钟离不开振荡器（SOC），振荡器离不开偏置（BIAS），偏置离不开时钟，电流源离不开带隙基准（Bandgap）。
带隙基准对周边环境要求高，不希望受到脉冲信号的干扰，而这样的脉冲信号恰恰来自振荡器。如果两者距离太远，由基准源来的偏置电流要经过漫长的路途才能到达振荡器，难免受到其它信号的干扰。如果两者距离太近，带隙基准又会受到振荡器的直接干扰。对于这问题，一般这样处理。注意观察常规带隙基准电路，一般在其放大器的输出部分的栅极会接一个比较大的MOS电容，起到稳定输出的作用，这个电容相对放大器的差分对管和PNP管对于噪声的敏感度不高，可放在bandgap的边缘部分。
为了吸收来自电源电压波动带来的影响，bandgap输出会有一个减小电源波动的电路，其原理是比较bandgap的输出和电源的取样值，结果经过比较器送到电源的下拉管。如果电源取样值高于bandgap输出值，则下拉管打开，减弱电源，否则下拉管关闭。因此，可以利用这部分取样电阻来达到隔离bandgap和SOC的目的。
在bandgap靠近SOC的边缘，摆放上取样的电阻，然后再用guard ring隔离。SOC部分，RC振荡器由两个比较器，取样电阻和RC网络组成，在输出端会有RS触发器和输出驱动管。取样电阻上的电流电压变化小，放在振荡器边缘靠近bandgap地方，然后放上RC网络，再放振荡器中的两个比较器，在最远离bandgap的一端放置输出RS触发器和驱动管。一般来说，这样效果会比较好。
运放版图的布局
做二维中心对称，在输入管的两侧加好dummy管，在最外围加上厚一点的guard ring。连线从管子外围绕。匹配性要求高的管子尽量靠得近一些。如果放大级也用差分形式的电路，则比照处理。电流偏置的管子单独画在一起，用guard ring包起来。用作比较器的运放只对输入级要求较高，其它可灵活处理。
设置Cadence快捷键
① 找到leBinKeyS1.il，在文件里设置好快捷键命令
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② 在启动icfb&的路径下，ls -a，显示隐藏文件
③ vi .cdsinit，在.cdsinit的最后面load(“PATH/leBindKeyS1.il”)
④ 然后关掉重启cadence就可以了
注：其它快捷可单独写个脚本，再load进.cdsinit就可以永久使用。leBindKeyS1.il的文件只有基本的快捷打开方式。
层次化run LVS
Input→H_Cells→U H_Cells file→View
→写个文件：layout name Schematic namewest是什么意思
Cell01 Cell01
... ...
Shift+C高级用法
做MPP（MultiPartPath））时每层都有“choppable”属性，þ可切、¨不可切。
IC61设置画线时有间距提示白线
Option→→DRD Mode：þEnforce（禁止）þNotify（提示）→¨Halos
三极管工作原理
三极管，是一种电流控制电流的半导体器件。备忘录格式
作用：把微弱信号放大成幅度值较大的电信号，也作触点开头。
1. 电流广大
NPN，B→E的电流叫基极电流Ib，C→E的电流叫集电极电流Ic，两个电流都是流向E级。
放大作用：Ic受Ib控制（假设电源能够提供给集电极足够大的电流的话），并且Ib很小的变化，会引起Ic很大的变化，且变化满足一定的比例关系，Ic=Ib·β即电流变化放大了β倍，（β一般远大于1，例如几十，几百）。
如果将一个变化的小信号加到B跟E之间，就会引起Ib的变化，Ib变化被放大后，导致Ic很大变化。如果Ic是流过一个电阻R，由U=RI可以算得电压，这个电阻就会发生很大变化，电阻的电压，就是放大后的电压信号。
2. 偏置电路
三极管在实际放大电路中要加偏置电路。因为：
① BE结的非线性（相当于二极管），Ib的输入电压大到一定程度后才能产生（对于硅管，常取
0.7V），当B与E之间电压小于0.7V，Ib都是0，如果我们事先在三极管B上加一个合适的电流（叫偏置电流，电阻Rb是用来提供这个电流的，叫作基极偏置电阻），当一个小信号与偏置电流叠加在一起，小信号就会导致Ib的变化，就会放大并在C上输出。
② 输出信号范围要求，如果没有偏置，那么只有对那些增加的信号放大，而对减小的信号无效（因为没有偏置时Ic为0，不能再减小）。而加上偏置，事先让Ic有一定电流，当输入的Ib变小时，Ic就可以减小；当输入Ib增大时，Ic就增大，这样减小和增大信号都可以被放大。
3. 开头作用
a d当Ib增大，不能使Ic继续增大时，就饱和了。Ib·β>Ic，饱和后，C与E之间的电压将很小，相当于一个开头闭合（导通）。当Ib=0时，Ic=0，相当于开头断开。
顶层没有PIN名也能过LVS？
aiib取消LVS Options→Supply→Ignore layout and source ports during comparison
取消Calibre高亮
Calibre→Clear Highlights
IC61电路新添加器件XL更新（两种方法）
① 重新Layout XL后→Connectivity→Generate→Selected From Source（先去原理图选择新器件再操作）
② 重新Layout XL后→Connectivity→update→Components And Nets→OK
IC51电路新添加器件XL更新
重新Layout XL后→Connectivity→update→Components And Nets→OK
IC61的Pcell
Launch→Plugins→Pcell
IC61设置层
在layer中右键→先取消Edit layer Set Members勾选→再勾选Edit Layer Set Members→选中层的V、S、v、s、m
按O调孔（IC51与IC61区别）
IC51:leHiCreate Contact
IC61:leHICreate Via
关于无法保存display.drf
每次重启一次都要Load上次保存的display.drf
Linux打开文件权限
Chmod 777 xxx(文件或文件名)
Linux查看主机名
Hostnamectl
Linux查看网络连接
Ifconfig
IC61器件排列两种方法：
jane by design① Windows→Align→工具栏中操作
② A+F3→þMove/Stretch→ur spacing→Aperture(设置光圈大小)→Depth(设置层深
度)→Hide→选中两个器件的层排列
IC61自动Label标号
翻来覆去的说L→þAuto→From Instance→lect layer:TEXT→Font:roman→Height:1→show name
heartacheof:Instance→Hide→在器件上标号
IC61 LVS时器件定义
找到xxx.sp文件→Calibre→→Include File xxx.sp文件→OK→run lvs
打包压缩文件
压缩tar cvf FileName
解压tar xvf
<打包并压缩
-c：建立压缩档案
-x：解压
-
r：向压缩归档文件末尾追加文件
-u：更新压缩包中的文件
-v：显示所有过程
-f：使用档案名字
IC61画线（自动分线）
<key>P leHiCreateWire()→画线时右键→auto Tap wire IC61自动打孔
按O→Auto→Min Number of Cuts：2→Hidelea
IC61 Net飞线关系
Connectivity→Nets→Show/Hide All Incomplete Nets IC61加线名
Connectivity→Nets→Assign→F3
IC61旋转
Shift+O
