Verilog 的常⽤testbench 模板分享
楼主在初学verilog的时候就⼀直对testbench该怎么写感到困惑，之后的学习过程中也陆陆续续地看过⼀些testbench⽂件，其中有⼀些其实相当于就在testbench⾥重写了⼀下要验证地模块，个⼈感觉这有点”鸡⽣蛋“和”蛋⽣鸡“那味⼉了。虽说在testbench⾥写不⽤考虑能否综合的问题，可以⽤⼀些更为⽅便的写法，但是终归还是⽤的Verilog体系内的语法，描述待测试模块预期的功能时很有可能会犯类似的错误，因此楼主觉得这种testbench的写法应付⽐较简单的模块可能还⾏，⽐较简单直接，但是应对复杂点的模块则出错的可能性偏⼤，不太可取。
除了前述testbench的写法外，遍历穷举应该是常见的testbench写法之⼀，即借由⾼级语⾔穷举⽣成所有的输⼊和对应的输出，来⽐对模块的输出以达到验证的⽬的，因此本⽂就分享⼀个适⽤于这种穷举遍历思路的testbench模板，下⾯就借由⼀个原码输⼊原码输出的带饱和处理的减法器模块进⾏这⼀模板的写法说明。
原码减法器
选取被减数和减数的数据位宽为，输出结果
的数据位宽也为4，设计框图如下
设计说明如下：
1. 输⼊为原码（Sign-magnitude，SM）表⽰，⽽加减法⼀般习惯⽤⼆的补码（2’s compliment，2’s），因此先将和转换为补码形式，其中为被减数，可以考虑直接对（-B）进⾏补码转换，即上图中的红⾊减号，此时后续”减法“则转为加法进⾏；
2. ⼆的补码加法⽐较简单，直接相加即可，本设计并不需要⽤到进位，因此可以只在模块内声明⼀下作为连线即可；
3. 最后再进⾏溢出时的饱和处理，即溢出时符号位不变，幅值取最⼤值。具体到溢出的判断，本设计就不考虑最⾼位进位和次⾼位进位的溢出判断了，⽽是直接⽤输⼊和输出的符号位作为判断依据，⽐较直观。
Verilog 模块
代码如下所⽰
A B 4res A B B
/**
* @function:
* compute res = A - B and get sign-magnitude reprentation result
* @input:
* A, B -> sign-magnitude reprentation
* @output:
* res -> sign-magnitude reprentation
**/
module SmSub #(
parameter WIDTH = 4
) (
input [(WIDTH - 1) : 0] A,
input [(WIDTH - 1) : 0] B,
output [(WIDTH - 1) : 0] res托福必备词汇
);
wire [(WIDTH - 1) : 0] tmpA; // magnitude part of A
wire [(WIDTH - 1) : 0] complA; // 2's complement reprentation of A
wire [(WIDTH - 1) : 0] complB; // 2's complement reprentation of B
wire [(WIDTH - 1) : 0] complRes; // 2's complement reprentation of res
reg [(WIDTH - 1) : 0] tmpRes; // for negative result
wire carry;
美国留学利弊reg [(WIDTH - 1) : 0] satcomplRes; // saturated complRes
wire [(WIDTH - 1) : 0] negMax; // maximum negative value using 2's complement reprentation
// sign-magnitude -> 2's complement for A
assign tmpA = {1'b0, A[(WIDTH - 2):0]};
assign complA = (1'b1 == A[(WIDTH - 1)]) ? ((~tmpA[(WIDTH - 1):0]) + 1) : A[(WIDTH - 1):0];
// sign-magnitude -> 2's complement for (-B)
assign complB = (1'b1 == B[(WIDTH - 1)]) ? {1'b0, B[(WIDTH - 2):0]} : ((~B[(WIDTH - 1):0]) + 1);
/
/ get result
assign {carry, complRes} = complA + complB;
// overflow process
pitch
always @(*) begin
ca ({complA[(WIDTH - 1)], complB[(WIDTH - 1)], complRes[(WIDTH - 1)]})
// postive spillover
3'b001: begin
satcomplRes = {1'b0, {(WIDTH - 1){1'b1}}};
end
// negtive spillover
3'b110: begin
satcomplRes = {1'b1, {(WIDTH - 1){1'b1}}};
end
// no spillover
default: begin
// 2's complement -> sign-magnitude for complRes
tmpRes = (~complRes[(WIDTH - 1):0]) + 1;
satcomplRes = (1'b1 == complRes[(WIDTH - 1)]) ? {1'b1, tmpRes[(WIDTH - 2):0]} : complRes[(WIDTH - 1):0];
end
endca
end
// handle special ca N'b1000 (000)
assign negMax = {1'b1, {(WIDTH - 1){1'b0}}};
assign res = (negMax[(WIDTH - 1):0] == satcomplRes[(WIDTH - 1):0]) ? {1'b1, {(WIDTH - 1){1'b1}}} : satcomplRes[(WIDTH - 1):0]; endmodule
veracruzmatlab⽣成数据
matlab代码如下所⽰，即穷举所有输⼊的情况，⼀共种，算出对应的输出，借由dec2bin()函数转为⼆进制形式写⼊到 ⽂件中，以供testbench读⼊。
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注：下列代码整体风格其实与C很像，之所以不⽤C⽽是⽤matlab只是图matlab⾥有现成的⼗进制转⼆进制函数罢了……
dataWidth = 4;
fileName = "../";
fileID = fopen(fileName, "w");
dataNum = power(2, dataWidth);
magnitudeMax = power(2, dataWidth - 1) - 1;
result = zeros(dataNum, dataNum);
for i = 1 : dataNum
for j = 1 : dataNum
% convert to sign-magnitude reprentation
if (i <= power(2, dataWidth - 1))
tmpI = i - 1;
el
tmpI = power(2, dataWidth - 1) + 1 - i;
end
if (j <= power(2, dataWidth - 1))
tmpJ = j - 1;
el
tmpJ = power(2, dataWidth - 1) + 1 - j;
end
tmpRes = tmpI - tmpJ;
% saturated the results and convert to binary reprentation
if tmpRes < 0
if abs(tmpRes) >= magnitudeMax % saturated
fprintf(fileID, "%s\n", dec2bin(magnitudeMax + power(2, dataWidth - 1), dataWidth)); % sign-magnitude reprentation英语四级准考证打印
el
fprintf(fileID, "%s\n", dec2bin(abs(tmpRes) + power(2, dataWidth - 1), dataWidth));
end
el
if tmpRes >= magnitudeMax % saturated
fprintf(fileID, "%s\n", dec2bin(magnitudeMax, dataWidth));
el
fprintf(fileID, "%s\n", dec2bin(tmpRes, dataWidth));
end
end
end
end
fclo(fileID);
testbench 编写
本⽂的重头戏来了，先放代码
2×42=4256
`timescale 1 ns/ 10 ps
`define period 10
module SmSub_tb();
/********** 1. ports and signal declaration **********/
reg [3:0] A;
reg [3:0] B;
wire [3:0] res;
reg [3:0] refResMem[0:(16 * 16 - 1)];
integer i;
integer j;
integer tmpIdx;
integer errCnt;
/********** 2. module instantiation and assignment **********/
SmSub #(
.WIDTH(4)
) uut0 (
.A(A),
.B(B),
.res(res)
)
;
/********** 3. Initialization **********/
initial begin
errCnt = 0;
$readmemb("./", refResMem);
for (i = 0; i < 16; i = i + 1) begin
for (j = 0; j < 16; j = j + 1) begin
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A = i;
B = j;
#(`period / 2) checkOutputs;
#(`period / 2);
end
end
if (errCnt) begin
$display("***************** Total Errors: %d *****************\n", errCnt);
end
el begin
$display("***************** No Errors! *****************\n");
end
#(`period*10) $stop;
元宵节英语end
/********** 4. check part **********/
task checkOutputs;
begin
tmpIdx = (i * 16) + j;
if (res != refResMem[tmpIdx]) begin
error;
end
end
endtask
task error;
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errCnt = errCnt + 1;
$display("ERROR AT %d: expected -> %h, get -> %h", tmpIdx, refResMem[tmpIdx], res); end
endtask
endmodule
说明如下：
第⼀部分就是testbench都有的端⼝和接下来要⽤的信号声明；
msv
第⼆部分是测试模块的实例化，较为复杂点的模块可能还需要在testbench⾥额外添加⼀些连线；
第三部分为初始化，先将错误计数变量初始化为0，再⽤系统函数$readmemb/$readmemh将前⼀步⽤matlab⽣成的参考输出读⼊，⽽考虑到本模块中的输⼊⽐较有规律，所以输⼊⽤整型变量i和j产⽣，若数据量较⼤或不规律，可以参照前⼀步，⽤⾼级语⾔⽣成对应的输⼊⽂件读⼊。再之后，每产⽣⼀个输⼊，就调⽤对应的checkOutputs任务进⾏输出对⽐，如果存在错误则调⽤error任务进⾏错误处理即打印出错信息到终端，并对错误进⾏计数。最后则是检查错误个数，打印对应的输出信息，并调⽤$stop中⽌仿真。
第四部分即输出对⽐函数和错误处理函数，本设计并不复杂，所以只是简单的⽐对仅有的⼀个输出，错误处理也只是单纯地打印，并不算复杂；
总结
这⼀模板是楼主学Verilog以来感觉⽐较好⽤的⼀个，当然了，这种遍历穷举的验证⽅式在实际⼯程中还是有不⼩局限性的，输⼊⽐特数较⼤时往往就只能随机⽣成众多输⼊情况的⼀部分进⾏验证了，最终还是要借助于系统的验证⽅法学。尽管如此，个⼈感觉这⼀模板还是对初学Verilog的⼈来说还是⽐较友好的！
