第1章 简介
1.Verilog HDL是在哪一年首次被IEEE标准化的？
Verilog HDL是在1995年首次被IEEE标准化的。
2.Verilog HDL支持哪三种基本描述方式
Verilog HDL可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模
3.可以使用Verilog HDL描述一个设计的时序吗？
Verilog HDL可以清晰的建立时序模型，故可以使用Verilog HDL描述一个设计的时序。
4.语言中的什么特性能够用于描述参数化设计？
在行为级描述中， Verilog HDL不仅能够在RT L级上进行设计描述，而且能够在体系结
构级描述及其算法级行为上进行设计描述，而且能够使用门和模块实例化语句在结构级进行结构描述，这种特性可用于描述参数化设计。
5.能够使用Verilog HDL编写测试验证程序吗？
能，可以编写testbench来对编写的程序进行验证。
6.Verilog HDL是由哪个公司最先开发的？
Verilog HDL是由Gateway Design Automation公司最先开发的
7.Verilog HDL中的两类主要数据类型是什么？
线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
8.UDP代表什么？
UDP代表用户定义原语
9.写出两个开关级基本门的名称。
pmos nmos
10.写出两个基本逻辑门的名称。
and or
第2章 HDL指南
1. 在数据流描述方式中使用什么语句描述一个设计？
设计的数据流行为使用连续赋值语句进行描述
2. 使用` t i m e s c a l e 编译器指令的目的是什么？举出一个实例。
使用编译指令将时间单位与物理时间相关联。
例如` timescale 1ns /100ps 此语句说明时延时间单位为1ns并且时间精度为100ps (时间精度是指所有的时延必须被限定在0.1ns内)
3. 在过程赋值语句中可以定义哪两种时延？请举例详细说明。
1) 语句间时延: 这是时延语句执行的时延。
例：S u m = (A ^ B) ^ C i n;
#4 T 1 = A & C i n;
在第二条语句中的时延规定赋值延迟4个时间单位执行
2) 语句内时延: 这是右边表达式数值计算与左边表达式赋值间的时延。
例：S u m = #3 (A^ B) ^ C i n;
这个赋值中的时延意味着首先计算右边表达式的值, 等待3个时间单位，然后赋值给S u m。
4. 采用数据流描述方式描述图2 - 4中所示的1位全加器。
module FA_Seq(A, B, Cin, Sum, Cout) ;
input A, B, Cin ;
output Sum, Cout;
wire T1, T2, T3,S1;
assign T1 = A & Cin;
assign T2 = B & Cin;
assign T3 = A & B;
assign S1=A^B;
assign Sum=S1^Cin;
assign Cout= (T 1| T 2) | T 3;
endmodule
4. initial语句与always 语句的关键区别是什么？
1) initial语句：此语句只执行一次。
2) always语句：此语句总是循环执行, 或者说此语句重复执行。
6. 写出产生图2 - 1 0所示波形的变量B u l l s E y e的初始化语句。
