quartus中测试⽂件的写法及⽤法_笔记1. VerilogHDL设计不⽤⽽仿真时⽤的语法
1. initial
2. task/function
bargain3. for/while/repeat/foreverflee
4. integer
5. 内部不能有三态0
日语三级真题6. ca/cax
7. force/wait/fork
8. #x
2. 关于例化
如下为⼀个简单的⽐较器模块引进英文
module compare(a,b,equal);
input a,b;
output equal;
reg equal;
always@(a or b)
if(a==b)
仁爱英语七年级上册课件equal = 1;
el
equal = 0;
endmodule
例化如下
compare compare_lihua (
ingredients
.a(a),
.b(b),
permission.equal(equal)
);
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3. ⽣成testbench⽂件的步骤
1. Assignment - tting
2.
3. 打开⽣成的 .vt 格式的testbench⽂件
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3. 修改testbench⽂件及下图圈出部分
【注】testbench⽂件因依次包含以下部分（a. 定义时间标尺 b.定义信号类型 c.例化 d.写输⼊驱动 ）
.vt⽂件如下
`timescale 1 ps/ 1 ps
module compare_vlg_tst();
reg a;
reg b;
reg clock;
wire equal;
compare i1 (
.a(a),
.b(b),
.equal(equal)
);
initial
begin
a = 0;
b = 0;
clock = 0;
end
always #50 clock = ~clock;
always@(podge clock)
begin
a = {$random}%2;
b = {$random}%2;
end
initial
2020消防第一课直播begin #100000 $stop; end
compare m(.equal(equal),.a(a),.b(b)); endmodule
