第37卷 第1期 电 子 科 技 大 学 学 报 V ol.37 No.1 2008年1月 Journal of University of Electronic Science and Technology of China Jan. 2008
新型分段多分搜索算法高速A/D 转换方案
王向展，宁 宁，于 奇
(电子科技大学微电子与固体电子学院 成都 610054)
【摘要】针对比较器、子DAC 和残差放大器单元对高速ADC 面积与功耗的制约，从基准区间搜索过程入手，提出了分段多分搜索算法和基于该算法的新型模数A/D 转换方案，从而实现了速度与功耗的优化。并采用SMIC 0.35 µm CMOS 工艺模型实验设计了芯片面积仅为1.0 mm×0.8 mm 的8位250MSPs ADC 。模拟验证表明，其功耗仅85 mW ，无杂散动态范围达64.92 dB ，INL 和DNL 均小于±0.5 LSB 。
关 键 词 模数转换方案; 高速ADC; 低功耗; 分段多分搜索算法; 中图分类号 TN402; TP3 文献标识码 A
A Novel High-Speed A/D Conversion Scheme Bad on
Segmented Multi-Division Search Algorithm
WANG Xiang-zhan ，NING Ning ，YU Qi
(School of Microelectronics and Solid-State Electronics, University of Electronic Science and Technology of China Chengdu 610054)
Abstract To overcome the limitations impod by comparators, sub-DACs, and residual amplifiers upon high-speed analog to digital converter (ADC) area and power design, a gmented multi-division arch algorithm is propod and a novel A/D conversion scheme is developed. This scheme can the realized the optimization of speed and power dissipation. An 8-bit 250 MHz ADC with chip area only 1.0 mm×0.8 mm is designed by using SMIC 0.35 µm CMOS models. Simulation reveals that the ADC posss 85 mW power consumption and 64.92 dB spurious free dynamic range (SFDR) under Nyquist conversion, both of its INL and DNL less than ±0.5LSB.
Key words analog-to-digital conversion; high-speed ADC; low-power; gmented multi-division arch algorithm
高速模数转换器(analog to digital converter ，
ADC)广泛应用于雷达、测控、医学成像等数字信号
处理系统，但其速度、精度和功耗已成为制约系统
性能的瓶颈。创新性地开发设计高速低功耗ADC 已
成为具有挑战性的任务。
流行的电压定标ADC 工作原理是先用基准电阻
串将基准分为若干个区间，每个区间对应一个数字[1-3]以优化速度和面积为目的，提出了基于多指针分段多分搜索算法的高速ADC 设计方案。基于该算法设计ADC ，既保持了flash 结构高速特点，又使所需比较器个数大大减少，且摒弃了普通多步式(multi- step)ADC 和流水线(pipeline)ADC 结构中必需的子DAC(MDAC)和残差放大模块(RA)[7]，从而进一步减
小了芯片面积，降低了总功耗，精简了系的结构。
电 子 科 技 大 学 学 报 第37卷
62 选择，判断出输入信号所处地址区间，同时得到三位二进制数字码。最后将所选择的地址区间继续再细分为八个，由七个比较器比较得出三位二进制数字码，完成整个ADC 转换。
00000001
00000000
V in
…
图1 8-bit ADC 分段多分搜索基准区间树
完整的分段多分搜索比较算法步骤如下： 设V ref [1..N ]表示一线性有序表，表中有N 个记录，第i 个记录数据为V ref [i ]=i ×V ref /N ，<V ref [i ]，V ref [j ]>表示线性表V ref [1..N ]中一个区间。
(1) 先用ADC 基准电压构成一线性有序表V ref [1..2n 1]，通过2n 1−1个比较器将其均分为2n 1份，并判断V in 是否大于V ref [i ](i =1,1, 2n 1)。如果是则比较器
输出“1”；否则输出“0”。共可得到高n 1位二进制码。如果V in 大于V ref [i ]而小于V ref [i +1]，则选中区间<V ref [i ]，V ref [i +1]>。
(2) 将所选基准区间再通过2n 2−1个比较器均分为2n 2份重新构成有序表V ref [1.. 2n 2]，判断V in 是否大于V ref [j ](j =1,1, 2n 2)，得到n 2位二进制码。如果V in 大于V ref [j ]而小于V ref [j +1]，
则选中区间<V ref [j ]，V ref [j +1]>。 (3) 重复步骤2，直到得到LSB 为止。澳门理工学院分数线
上述算法的思想结合了flash ADC 和SAR ADC 的优点，在速度与比较器个数之间进行折中。特别是该算法通过基准电压区间选择逻辑替代了MDAC 与残差放大器等单元，
一改传统pipeline ADC 和multi-step ADC 结构仅从较少比较器个数来减小ADC 面积而忽视包含RA 和MDAC 的子ADC 单元的面积缩减。
1.2 基准区间的划分
虽然多指针分步小范围并行查找比较可以减小flash ADC 所需的比较器个数和完成一次转换所需的比较次数，但如何划分搜索范围与步数将直接影响到整个A/D 转换所需的比较器个数和完成一次转换所需的时钟周期。为了兼顾面积和转换延迟时间，并考虑到一维线性有序表的特性，本文提出了以减少比较器个数为手段的优化基准区间划分方法。
图2 分段多分搜索ADC 结构框图
如图2所示，n 位分辨精度ADC ，其满量程基准电压可由电阻串分为2n 个线性有序地址区间，先将其均分为2b 1个大区间，用2b 1−1个比较器判断输入信
号所处区间，进行第一步A/D 转换，得到b 1位二进制编码作为高位数字输出。再把每个区间都分成2b 2个子区间，用2b 2−1个比较器对2b 1个区间中的某一区间
第1期 王向展 等: 新型分段多分搜索算法高速A/D 转换方案
63
12222a b b b b =++++−L 进行搜索、比较，完成第二步A/D 转换，得到b 2位编码作为次高位数字码，这一区间的选择由前面所得b 1位编码作为图中开关控制信号得以确定。如果共进行a 级编码，每级分辨率相应为b 1、b 2、L 、b a ，则可得n =b 1+b 2+b 3+L +b a 。所用比较器个数m 为：
32m a (1)
由柯西不等式知：
123312222
2a
temperature playa b b b b n b b a
a +++++++=L L ≥22
b b a
m a a +=+
从而：
2(21)n n a
a
m a a a −=−≥ (2)
令n =ab +c ，其中a 为级数，b 为n 除以a 的商，c 为余数，则式(2)可表示为：
()/(2
1)ab c a
m a +−≥ (3)
于是，当c =0时，m ≥a (2b
−1)，即当n = ab 时，每次将地址区间分为2b
个时，比较器个数m 取最小值。当c ≠0时，m ≥2(ab +c )/a a – a =2b a + a (2c /a – 1) – a 。可以证明，m = 2b (a –c ) + 2b +1 c – a 为最小整数。即当n /a 商b 余c 时，其中c 步搜索区间都分为2b ＋1
个，a – c 步
搜索区间都分为2b 个，则此时比较器个数m 取最小
值。
由以上分析可得，比较器个数m 取值为2b (a – c ) + 2b +1 c – a 时，基准区间划分最优。
2 仿真验证与结果分析
为了验证本文基于分段多分搜索算法和最优比较器数目算法的A/D 转换方案，用中芯国际(SMIC)提供的0.35 μm Si CMOS 工艺模型设计了一种8-bit 位分段多分搜索250 MSPs ADC ，并进行了电路设计
、仿真和模拟验证。
0.0 70.0 140.0
频率/MHz
−100.0
20.0 −20.026个字母背诵顺口溜
−60.0
negro什么意思
幅度/ d B
SFDR = 64.92 dB
图3 8-bit 分段多分搜索ADC SFDR 模拟结果
图3为高速数模转换器以250 MHz 采样时钟对123.046 875 MHz 正弦输入信号进行A/D 转换时，其无杂散动态范围(spurious free dynamic range, SFDR)的模拟结果。可以看出该ADC SFDR 的模拟结果达
到64.92 dB ，满足8位分辨要求。
图4给出了其线性仿真结果。从图上可以看出该ADC 具有非常好的线性，差分非线性度(differential nonlinearity, DNL)和微分非线性度(integral nonlinearity, INL)均小于典型要求(≤±0.5 LSB)。特别是INL 性能，由于摒弃了子DAC 、残差放大等部分，因而消除了这些模块对整个ADC 系统在噪声、线性等方面的影响，使得INL 提高较多。
整个ADC 芯片面积仅为 1.0 mm×0.8 mm ，其功耗为85 mW 。表1为本文所设计的分段多分搜索ADC 与最新的基于0.35 µm 及0.35 µm 以下CMOS 工艺的高速ADC 在面积、功耗等性能的对比。由表1可见，基于分段多分搜索算法的模数转换设计方法在面积与功耗方面具有优势。
输出数字码
a. 差分非线性度
输出数字码 b. 微分非线性度
0 50 100 150 200 250
0.5D N L /L S B
0.5I N L /L S B
0−0.5
50100150
200
250
0−0.5
图4 8-bit 分段多分搜索ADC 线性模拟结果
3 结 论
本文提出了分段多分搜索算法和基于该算法的ADC 设计新方案。该方案可使ADC 在分辨率较高的情况下既保持Flash 结构高速特点，又使所需比较器个数大大减少且无需子DAC 和残差放大模块，从而明显地降低了系统设计复杂度，并为减小ADC 芯片面积与功耗提供了新思路。
表1 几种高速ADC 性能比较
分辨率
采样速度 /MHz 面积 /mm 2功耗 /mW
文献 [1] 7 300 1.20 200.0 文献 [2] 8 100 2.60 108.9 文献 [4] 6 400 1.20 190.0 文献 [8] 8 200 0.25 177.0 AD9480 (ADI 公司产品)
8 250 -- 590.0 本文
8 250 0.80 85.0
电子科技大学学报第37卷64
amalie基于该方案和SMIC 0.35 µm CMOS工艺模型实现的8位250 MSPs ADC，达到了8位分辨率，INL和DNL均小于±0.5 LSB，而其面积仅为1 mm×0.8 mm，功耗85 mW。
该方法可望用于小面积低功耗高速ADC进一步的理论研究与工程开发。
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drawing是什么意思编辑张俊
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