DRAM基本结构与原理（⼀）
DRAM基本结构与原理（⼀）
东南⼤学ASIC⼯程中⼼
propofolDRAM（Dynamic Random Access Memory），即动态随机存储器，也就是我们常说的计算机内存，在现代计算机系统和SOC系统中有很重要的作⽤。本⽂主要对DRAM中的⼀些基本原理进⾏总结，⽬的是为了更好理解DDRC（Double Data Rata DRAM controller）中的时序关系与时序参数。
⼀．DRAM基本电路结构杯子的英文
2.1基本存储单元cell
领域英语2.1.1 3T1C与1T1C
DRAM基本电路结构如图所⽰：
图中的基本结构单元是1T1C（1 Transistor -1 Capacitor）。其⼯作的⼤致原理是：
当Word Line选通时，晶体管导通，从⽽可以从Bit Line上读取存储在电容器上的位信息。
⽽在早期的DRAM中的基本结构却不是这样的，⽽是3T1C（3 Transistor -1 Capacitor）如下图所⽰：
使⽤三个晶体管作为开关，这样设计的优点是：当读取存储在电容上的位信息时，不会影响电容上的电荷，从⽽读后不需要对单元进⾏precharge。关于precharge的原理在下⽂会有详细介绍，这⾥我们只要了解3T1C的结构读存储器不会破坏其存储在DRAM中的信息。但是由
于1T1C的结构⽐3T1C的结构⾯积节省很多，因此现代DRAM中常⽤的还是1T1C结构。
此外由DRAM基本电路结构图，我们可以知道DRAM的信息是存储在在电容当中，⽽电容中的电荷会因为漏电流存在原因⽽逐渐漏掉，因此需要不断refresh（刷新），这也是DRAM称为动态的原因。例如，90nm⼯艺下，DRAM的cell单元的电容量是30pf，它的漏电流是1fA，漏光的时间是随着温度的变化⽽变化的。现在的DRAM的刷新时间⼀般是32ms或者64ms。
williams2.1.2 堆电容（Stacked Capacitor）与沟电容
（Trench Capacitor）
下⾯我们从更底层来了解DRAM存储电容，关于存储电容在现代业界也没有统⼀，仍然存在两⼤阵营，分别是堆电容（Stacked Capacitor）与沟电容（Trench Capacitor），像三星这样的⼤公司使⽤是前者。因为这两种电容在任何DRAM中都是存在的⽽且是需要考虑到的，下⾯我们来分别介绍⼀下
这两种电容。
两种电容原理图如下所⽰：
如上图所⽰：trench电容是存在于深⼊到硅下⾯的，⽽stacked电容是存在于不同的多晶硅层中间。这两种电容分别有⾃⼰的优缺点：
trench电容是深⼊到硅下⾯的，相当于从⼆维到三维的拓展，可以保证在相同的电荷容量下，⾯积⼩，成本低，由于其表⾯平坦更易制造，使它更易集成到逻辑优化⼯艺技术⾥（这⾥我认为就是通⽤的电路设计⾥）。由于深⼊到硅下⾯的，在上层的逻辑电路结构形成之前就存在，与上层⽆电路关，有利于电路优化。
关于stacked电容，由于是存在不同的多晶硅层之间的，因此bitline与多晶硅之间也会存在电容，且这种电容属于stacked电容，如下图所⽰。
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由于每个Bitline上连着很多并联的Bitline Capacitor，因此存储电容⼤⼩远⽐Bitline电容⼩，⼤约只有1/10。所以当transistor选同时，存储在存储电容上的电荷传输
到Bitline时，Bitline上的电压变化很⼩，需要使⽤差分⽐较放⼤器（此差分⽐较放⼤器⾮模拟集成电路中的差放，⽽是通过跟参考电压作对⽐）。overalls
2.2感应放⼤器
2.2.1 Open Bitline与Folded Bitline
差分⽐较放⼤器需要使⽤⼀对Bitline来感知DRAM中的信息，⽽且要保证⽤来做对⽐的两个Bitline在电压与电容值上是相互匹配的，所以他们的⾛线长度与连接的cell数（也就是并联
的Bitline电容数）必须⾮常接近。有两种常⽤的选择⽅法：
Open bitlines：差分⽐较器的两个输⼊是来⾃两个不同的array。
Folded bitlines：差分⽐较器的两个输⼊是来⾃两个相同的array。
两种⽅式的原理图，如下图所⽰：
Open Bitlines结构占⽤的⾯积⽐Folded Bitlines结构⼩，因为⼀个array只需要输出⼀
个bitline，⽽后者需要输出两个bitline到⽐较器。但是Open Bitlines结构存在缺点：1 需要在DRAM的边界上使⽤假（dummy）array，为了满⾜bitlines pairs在长度和电容上都是匹配的要求；2 因为bitlines是来⾃不同的array，所以其受到噪声影响更⼤。在现代 DRAM中Open Bitlines结构⼏乎不⽤了，但随着⼯艺的发展，理论上Open Bitlines的优点更⼤。
2.2.2 差分感应放⼤器
A. 作⽤
1）将bitline上的微⼩电压变化放⼤，并转化成数字信号。
2）将被读的bit位所在的那⼀⾏基本单元cell的值重新存⼊cell，因为在transistor打开时，存储在存储电容中的电荷将于bitline共享了，存储在存储电容中的电荷变少了，
因此需要将值再次存⼊cell（⽆论该bit是否被读，只要是同⼀⾏的都需要进⾏该步操
作）。
3）临时存储器的作⽤，临时存储bitline上的值。
B. 电路结构
running
整个电路结构如上图所⽰，具体信号与电路说明见下⽂的DRAM读写操作分析。
2.1DRAM读写操作
DRAM读操作主要分为四种操作：precharge、access、n、restore。具体操作如下：Precharge
迪斯尼神奇英语下载EQ电路，通过EQ信号使能将bitline上电压变为Vref通常为Vcc/2。
Access
Wordline信号选通transistor，使得bitline上电压发⽣微⼩变化，使得PFet与NFet的传导性不同。
Sen
由于上下电路的传导性不同，n电路使低电压更低，直⾄变为“0”；使⾼电压更⾼，
直⾄变为“1”。
Restore
广州舞蹈培训Bitline上的⾼、低电平可以通过transistor给存储电容充电，且对于读DRAM操作，CSL 有效，WE⽆效，因此bitline上的⾼低电平可以传输到output上。
对于写DRAM操作，WE有效，input信号可以通过如下图所⽰的通路给存储电容充放
电。
这⾥我们看到了两根bitline线，若⼀个列数为512的DRAM确实有1024根bitline线，只是对于奇数⾏与偶数⾏所选通的cell是不同列的（这⾥的类是下图左中列，⽽在实际电路中它们的列是相同的），但是输出还是512根线。
