Verilog信号上升沿检测
在FPGA开发的⾯试中可能会碰到检测上升沿和下降沿的题⽬。以上升沿为例进⾏分析。
上升沿是信号从低电平变化为⾼电平的时候，因此我们可以将信号的上⼀个状态和下⼀个状态进⾏采样保存，然后来判断是都是从0变化到1的过程。代码如下：
module podge_detection(clk,rst_n,i_data_in,o_rising_edge);
input clk;
input rst_n;
input i_data_in;tef
output o_rising_edge;
reg r_data_in0;
reg r_data_in1;cayo>石家庄会计学校
杨澜ted演讲下载assign o_rising_edge=r_data_in0&~r_data_in1;
always@(podge clk or negedge rst_n)begin
if(rst_n==1'b0)begin
r_data_in0<=0;
r_data_in1<=0;
must youend
geyesel begin
r_data_in1<=r_data_in0;
r_data_in0<=i_data_in;
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end
endmodule
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通过信号i_data_in和时钟、复位信号，可以仿真出正确的结果。
