阵列基板及显示面板的制作方法
1.本技术涉及显示技术领域，具体涉及一种阵列基板及显示面板。
背景技术：
2.随着现在面板产品逐渐往窄边框化以及高分辨率的方向发展，拼缝小于5.5mm的超窄边框以及拼缝小于1mm的超窄边框等超高清液晶显示器的应用，为面板行业注入新的活力和生机。采用将栅极驱动器以薄膜覆晶封装方式的设计，将扫描线和数据线的驱动信号设计在同一侧，减小液晶显示器左右两边的宽度，实现超窄边框的效果。
3.在栅极驱动器以薄膜覆晶封装方式的设计中，由于像素内存在扫描线垂直方向的走线，而扫描线垂直方向的走线与像素之间存在寄生电容，扫描线垂直方向的走线与像素之间的寄生电容对像素的耦合效应，使显示面板产生串扰，影响显示面板的产品质量。
4.因而，如何减小扫描线垂直方向的走线与像素之间的寄生电容是本领域亟需解决的问题。
技术实现要素：
5.本技术提供一种阵列基板及显示面板，能够减小垂直扫描线与像素电极之间的寄生电容，提升显示效果。
6.一方面，本技术实施例提供一种阵列基板，包括：衬底基板、扫描走线层以及公共电极层；所述扫描走线层设于所述衬底基板上，所述扫描走线层包括垂直扫描线；所述公共电极层设于所述扫描走线层远离所述衬底基板的一侧，所述公共电极层包括公共电极以及水平扫描线，所述水平扫描线与所述公共电极间隔设置，且所述水平扫描线与所述垂直扫描线电连接；其中，所述公共电极在所述衬底基板上的正投影至少部分覆盖所述垂直扫描线在所述衬底基板上的正投影。
7.可选地，在本技术的一些实施例中，所述阵列基板还包括数据走线层，所述数据走线层设于所述公共电极层远离所述衬底基板的一侧，所述数据走线层包括数据信号线。
8.可选地，在本技术的一些实施例中，所述阵列基板还包括像素电极层，所述像素电极层设于所述数据走线层远离所述衬底基板的一侧，所述像素电极层包括像素电极，所述像素电极在所述衬底基板上的正投影覆盖所述数据信号线在所述衬底基板上的正投影，且所述像素电极在所述衬底基板上的正投影至少部分覆盖所述公共电极在所述衬底基板上的正投影。
9.可选地，在本技术的一些实施例中，所述垂直扫描线设于相邻两个所述像素电极之间。
10.可选地，在本技术的一些实施例中，所述数据信号线在所述衬底基板上的正投影位于所述像素电极在所述衬底基板上的正投影的中心线上。
11.可选地，在本技术的一些实施例中，所述公共电极在所述衬底基板上的正投影覆盖所述垂直扫描线在所述衬底基板上的正投影。
12.可选地，在本技术的一些实施例中，所述公共电极包括第一子电极以及第二子电极，所述第一子电极与所述第二子电极间隔设置，所述第一子电极与所述像素电极至少部分交叠，且所述第一子电极与所述垂直扫描线部分交叠；所述第二子电极设于相邻两个所述像素电极之间，所述第二子电极与所述垂直扫描线部分交叠。
13.可选地，在本技术的一些实施例中，所述垂直扫描线的数量与所述数据信号线的数量相等。
14.可选地，在本技术的一些实施例中，所述阵列基板还包括第一绝缘层、第二绝缘层以及第三绝缘层，所述第一绝缘层设于所述扫描走线层与所述公共电极层之间，所述第二绝缘层设于所述公共电极层与所述数据走线层之间，所述第三绝缘层设于所述数据走线层与所述像素电极层之间。
15.另一方面，本技术提供一种显示面板，包括上述的阵列基板。
16.本技术提供一种阵列基板及显示面板，该阵列基板包括：衬底基板、扫描走线层以及公共电极层；所述扫描走线层设于所述衬底基板上，所述扫描走线层包括垂直扫描线；所述公共电极层设于所述扫描走线层远离所述衬底基板的一侧，所述公共电极层包括公共电极以及水平扫描线，所述水平扫描线与所述公共电极间隔设置，且所述水平扫描线与所述垂直扫描线电连接；其中，所述公共电极在所述衬底基板上的正投影至少部分覆盖所述垂直扫描线在所述衬底基板上的正投影。本技术提供的阵列基板能够减小垂直扫描线与像素电极之间的寄生电容，改善寄生电容对各像素的耦合效应，降低串扰风险，提升显示效果。
附图说明
17.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1是本技术实施例提供的阵列基板的像素阵列结构示意图；
19.图2是图1中像素单元11的等效电路图；
20.图3是图1中的阵列基板沿aa’方向的剖视图之一；
21.图4是图1中像素单元11的俯视结构示意图；
22.图5是图1中的阵列基板沿bb’方向的剖视图；
23.图6是图1中的阵列基板沿aa’方向的剖视图之二；
24.图7是图1中的阵列基板沿aa’方向的剖视图之三；
25.图8是阵列基板中垂直扫描线与水平扫描线之间的连接关系的示意图。
具体实施方式
26.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
27.本技术实施例提供一种阵列基板及显示面板，能够减小垂直扫描线与像素电极之间的寄生电容，提升显示效果。以下分别进行详细说明。需说明的是，以下实施例的描述顺
序不作为对实施例优选顺序的限定。另外，在本技术的描述中，术语“包括”是指“包括但不限于”。术语“第一”、“第二”、“第三”等仅仅作为标示使用，其用于区别不同对象，而不是用于描述特定顺序。
28.请参阅图1至图5，图1是本技术实施例提供的阵列基板的像素阵列结构示意图；图2是图1中像素单元11的等效电路图；图3是图1中的阵列基板沿aa’方向的剖视图之一；图4是图1中像素单元11的俯视结构示意图；图5是图1中的阵列基板沿bb’方向的剖视图。如图1至图5所示，本技术实施例提供一种阵列基板100，包括：衬底基板10、扫描走线层20以及公共电极层30；扫描走线层20设于衬底基板10上，扫描走线层20包括垂直扫描线21；公共电极层30设于扫描走线层20远离衬底基板10的一侧，公共电极层30包括公共电极31以及水平扫描线32，水平扫描线32与公共电极31间隔设置，且水平扫描线32与垂直扫描线21电连接；其中，公共电极31在衬底基板10上的正投影至少部分覆盖垂直扫描线21在衬底基板10上的正投影。
29.本技术提供的阵列基板100通过设置扫描走线层20以及公共电极层30，使得公共电极层30中的公共电极31在衬底基板10上的正投影能够至少部分覆盖扫描走线层20中的垂直扫描线21在衬底基板10上的正投影，进而减小寄生电容，避免由寄生电容引起串扰，提升显示效果。
30.在本技术实施例中，如图1和图2所示，阵列基板包括阵列排布的多个像素单元11、垂直扫描线21、水平扫描线32以及数据信号线41，其中，像素单元11包括像素电极51以及开关晶体管t1。具体地，垂直扫描线21位于相邻的沿阵列基板宽度方向y排列的像素单元11列之间，且沿阵列基板宽度方向y延伸；水平扫描线32位于相邻的沿阵列基板长度方向x排列的像素单元11行之间，且沿阵列基板长度方向x延伸；数据信号线41位于沿阵列基板宽度方向y排列的像素单元11列上，且沿阵列基板宽度方向y延伸。其中，垂直扫描线21与至少一条水平扫描线32电连接，具体地，垂直扫描线21可与1条，2条，3条，...n条水平扫描线32电连接，图1中仅示意出垂直扫描线21与1条水平扫描线32电连接，本领域技术人员可根据需要进行调整，本技术在此不作具体限定。开关晶体管t1的源极s与数据信号线41电连接，开关晶体管t1的栅极g与水平扫描线32电连接，开关晶体管t1的漏极d与像素电极51电连接。其中，开关晶体管t1可以位于同一数据信号线41的一侧，也可以位于该数据信号线41的两侧。
31.如图2所示，阵列基板100在驱动过程中，扫描信号通过垂直扫描线21传输至对应的水平扫描线32，进而加载到开关晶体管t1的栅极g使得开关晶体管t1导通，数据信号通过数据信号线41加载到开关晶体管t1的源极s。其中，液晶电容c
lc
由设置于阵列基板100上的像素电极51与设置于彩膜基板(图中未示出)上的公共电极31构成，公共电极31也即a-com；存储电容c
st
由像素电极51与设置于阵列基板100上的公共电极31构成；寄生电容c
vgp
由垂直扫描线21与像素电极51构成；寄生电容c
hgp
由水平扫描线32与像素电极51构成。当扫描信号使得开关晶体管t1处于导通状态时，数据信号通过开关晶体管t1的漏极d加载到液晶电容c
lc
的像素电极51。当加在液晶电容c
lc
之间的电压发生变化时，液晶层(图中未示出)中的液晶分子的偏转方向也发生改变，从而控制通过该像素单元11的光通过率，进而控制每个像素单元11的显示亮度。而当像素电极51与垂直扫描线21之间的寄生电容较大时，垂直扫描线21上的信号变化会对像素电极51的像素电压产生较大的干扰，本技术通过设置公共电极层30对垂直扫描线21进行覆盖，以屏蔽垂直扫描线21对像素电极51的干扰，减小垂直扫描
线21与像素电极51之间的寄生电容，避免由于垂直扫描线21与像素电极51之间的寄生电容造成串扰，提升显示效果。
32.在本技术实施例中，如图3所示，阵列基板还包括数据走线层40，数据走线层40设于公共电极层30远离衬底基板10的一侧，数据走线层40包括数据信号线41。数据信号线41向像素单元11提供数据信号。
33.在本技术实施例中，优选地，数据信号线41的横截面宽度大于垂直扫描线21的横截面宽度。这样的设计，有利于减小数据信号线41上的阻抗，从而减小数据信号线41上数据信号在传输过程中的损耗，提升显示画质。需要说明的是，横截面宽度指的是沿阵列基板长度方向x的长度。
34.如图3所示，公共电极31部分覆盖垂直扫描线21。这样的设计，使得公共电极31能够对垂直扫描线21与像素单元11之间的电场形成屏蔽，大大减小垂直扫描线21与像素单元11之间的寄生电容，从而使得垂直扫描线21上的信号变化时对像素单元11的像素电压的影响明显减小或不再影响，进而使垂直扫描线21与水平扫描线32连接处的像素单元11的像素电压与其他位置的像素单元11的像素电压之间的差异大大减小，有利于改善或消除显示画面的显示异常。
35.在本技术实施例中，如图3所示，阵列基板还包括像素电极51层50，像素电极51层50设于数据走线层40远离衬底基板10的一侧，像素电极51层50包括像素电极51，像素电极51在衬底基板10上的正投影覆盖数据信号线41在衬底基板10上的正投影，且像素电极51在衬底基板10上的正投影至少部分覆盖公共电极31在衬底基板10上的正投影。需要说明的是，数据走线层40也可以设置于像素电极51层50远离衬底基板10的一侧，本领域技术人员可以根据需要调整，本技术在此不作具体限定。
36.在本技术实施例中，垂直扫描线21设于相邻两个像素电极51之间。这样的设计，有利于增加垂直扫描线21与数据信号线41之间的距离，减少数据信号线41与垂直扫描线21之间的寄生电容；同时，有利于减少垂直扫描线21与像素电极51之间的正对面积，进而减少垂直扫描线21与像素电极51之间的寄生电容，并有利于通过公共电极31对垂直扫描线21进行覆盖屏蔽，进一步减少垂直扫描线21与像素电极51之间的寄生电容，提升显示效果。
37.在本技术实施例中，公共电极31与像素电极51相对应的层叠设置，且公共电极31的沿阵列基板长度方向x的横截面宽度大于像素电极51沿阵列基板长度方向x的横截面宽度。这样的设计，有利于对垂直扫描线21进行遮蔽。
38.在本技术实施例中，数据信号线41沿阵列基板宽度方向y延伸，且数据信号线41在衬底基板10上的正投影与像素电极51在衬底基板10上的正投影有交叠。优选地，如图4所示，数据信号线41在衬底基板10上的正投影位于像素电极51在衬底基板10上的正投影的中心线上。具体地，数据信号线41位于像素电极51的主干区上。这样的设计，使得数据信号线41与垂直扫描线21之间的间距最大，且相邻的两条数据信号线41之间的间距最大，从而使得垂直扫描线21上的信号变化时对像素电极51的像素电压的干扰最小，提升像素电压的稳定性；同时，避免现有技术中数据信号线41与垂直扫描线21均设于相邻两个像素电极51之间，数据信号线41与其左右两个像素电极51之间的寄生电容是相同的，即数据信号线41对其左右两个像素电极51的像素电压的影响是对称的，不会存在因为数据信号线41与相邻两个像素电极51之间的距离不同，导致数据信号线41对相邻两个像素电极51的像素电压的影
响不同，引起数据信号线41对左右两侧像素电极51的串扰差异不良的问题，提升显示品质；另外，将数据信号线41设于像素电极51的主干区域，有利于减少相邻像素电极51之间的信号线设置，进而提升开口率。
39.在本技术实施例中，如图5所示，公共电极层30包括公共电极31以及水平扫描线32，水平扫描线32与公共电极31间隔设置，且水平扫描线32与垂直扫描线21电连接。具体地，水平扫描线32通过过孔与垂直扫描线21电连接。水平扫描线32与公共电极31间隔设置，避免信号线间交叉产生信号干扰，提升显示效果。
40.在本技术实施例中，阵列基板100还包括第一绝缘层60、第二绝缘层70以及第三绝缘层80，第一绝缘层60设于扫描走线层20与公共电极层30之间，第二绝缘层70设于公共电极层30与数据走线层40之间，第三绝缘层80设于数据走线层40与像素电极51层50之间。具体地，第一绝缘层60、第二绝缘层70以及第三绝缘层80的材料可以是有机树脂材料或者无机绝缘材料，例如氧化硅、氮化硅及其结合中的至少一种，还可以是其它低介电常数的材料，使用低介电常数材料并相对的增加第一绝缘层60、第二绝缘层70以及第三绝缘层80的厚度，有利于，所以使水平扫描线32与像素电极51之间的寄生电容c
hgp
、数据信号线41与像素电极51之间的寄生电容以及垂直扫描线21与像素电极51之间的寄生电容c
vgp
都大大减小，同时，由于有机树脂材料等介电常数较小，从而能进一步减小上述的寄生电容，有利于提升显示效果。
41.作为本技术的一个具体实施方式，请参阅图6，图6是图1中的阵列基板沿aa’方向的剖视图之二。如图5和图6所示，本技术提供一种阵列基板200，阵列基板200相较于阵列基板100的区别点在于：公共电极31在衬底基板10上的正投影覆盖垂直扫描线21在衬底基板10上的正投影。
42.在本技术实施例中，阵列基板200包括：衬底基板10、扫描走线层20、第一绝缘层60、公共电极层30、第二绝缘层70、数据走线层40、第三绝缘层80以及像素电极51层50。
43.扫描走线层20设于衬底基板10上，扫描走线层20包括垂直扫描线21。第一绝缘层60设于扫描走线层20与公共电极层30之间。
44.公共电极层30设于扫描走线层20远离衬底基板10的一侧，公共电极层30包括公共电极31以及水平扫描线32，水平扫描线32与公共电极31间隔设置，且水平扫描线32与垂直扫描线21电连接，其中，公共电极31在衬底基板10上的正投影覆盖垂直扫描线21在衬底基板10上的正投影。第二绝缘层70设于公共电极层30与数据走线层40之间。
45.数据走线层40设于公共电极层30远离衬底基板10的一侧，数据走线层40包括数据信号线41。第三绝缘层80设于数据走线层40与像素电极51层50之间。
46.像素电极51层50设于数据走线层40远离衬底基板10的一侧，像素电极51层50包括像素电极51，像素电极51在衬底基板10上的正投影覆盖数据信号线41在衬底基板10上的正投影，且像素电极51在衬底基板10上的正投影至少部分覆盖公共电极31在衬底基板10上的正投影，垂直扫描线21设于相邻两个像素电极51之间。需要说明的是，数据走线层40也可以设置于像素电极51层50远离衬底基板10的一侧，本领域技术人员可以根据需要调整，本技术在此不作具体限定。
47.一方面，本技术提供的阵列基板200通过公共电极31在衬底基板10上的正投影覆盖垂直扫描线21在衬底基板10上的正投影，进而最大限度的屏蔽垂直扫描线21对像素电极
51的像素电压的影响，最大限度的减小垂直扫描线21与像素电极51之间的寄生电容，避免由垂直扫描线21与像素电极51之间的寄生电容引起串扰，提升显示效果。
48.另一方面，阵列基板200中数据信号线41在衬底基板10上的正投影位于像素电极51在衬底基板10上的正投影的中心线上。具体地，数据信号线41位于像素电极51的主干区上。这样的设计，使得数据信号线41与垂直扫描线21之间的间距最大，且相邻的两条数据信号线41之间的间距最大，从而使得垂直扫描线21上的信号变化时对像素电极51的像素电压的干扰最小，提升像素电压的稳定性，且有利于减少相邻像素电极51之间的信号线设置，进而提升开口率。
49.作为本技术的一个具体实施方式，请参阅图7，图7是图1中的阵列基板沿aa’方向的剖视图之三。如图5和图7所示，本技术提供一种阵列基板300，阵列基板300相较于阵列基板100的区别点在于：公共电极31包括第一子电极311以及第二子电极312，第一子电极311与第二子电极312间隔设置，第一子电极311与像素电极51至少部分交叠，且第一子电极311与垂直扫描线21部分交叠；第二子电极312与垂直扫描线21部分交叠。
50.在本技术实施例中，阵列基板300包括：衬底基板10、扫描走线层20、第一绝缘层60、公共电极层30、第二绝缘层70、数据走线层40、第三绝缘层80以及像素电极51层50。
51.扫描走线层20设于衬底基板10上，扫描走线层20包括垂直扫描线21。第一绝缘层60设于扫描走线层20与公共电极层30之间。
52.公共电极层30设于扫描走线层20远离衬底基板10的一侧，公共电极层30包括公共电极31以及水平扫描线32，水平扫描线32与公共电极31间隔设置，且水平扫描线32与垂直扫描线21电连接，其中，公共电极31包括第一子电极311以及第二子电极312，第一子电极311与第二子电极312间隔设置，第一子电极311与像素电极51至少部分交叠，且第一子电极311与垂直扫描线21部分交叠；第二子电极312设于相邻两个像素电极51之间，第二子电极312与垂直扫描线21部分交叠。第二绝缘层70设于公共电极层30与数据走线层40之间。
53.数据走线层40设于公共电极层30远离衬底基板10的一侧，数据走线层40包括数据信号线41。第三绝缘层80设于数据走线层40与像素电极51层50之间。
54.像素电极51层50设于数据走线层40远离衬底基板10的一侧，像素电极51层50包括像素电极51，像素电极51在衬底基板10上的正投影覆盖数据信号线41在衬底基板10上的正投影，且像素电极51在衬底基板10上的正投影至少部分覆盖公共电极31在衬底基板10上的正投影，垂直扫描线21设于相邻两个像素电极51之间。需要说明的是，数据走线层40也可以设置于像素电极51层50远离衬底基板10的一侧，本领域技术人员可以根据需要调整，本技术在此不作具体限定。
55.一方面，本技术提供的阵列基板300通过第一子电极311覆盖垂直扫描线21靠近像素电极51的部分，以及第二子电极312覆盖垂直扫描线21靠近相邻像素电极51的部分，进而最大限度的屏蔽垂直扫描线21对相邻的两个像素电极51的像素电压的影响，最大限度的减小垂直扫描线21与相邻的两个像素电极51之间的寄生电容，避免由垂直扫描线21与相邻的两个像素电极51之间的寄生电容引起串扰，提升显示效果。
56.另一方面，阵列基板300中数据信号线41在衬底基板10上的正投影位于像素电极51在衬底基板10上的正投影的中心线上。具体地，数据信号线41位于像素电极51的主干区上。这样的设计，使得数据信号线41与垂直扫描线21之间的间距最大，且相邻的两条数据信
号线41之间的间距最大，从而使得垂直扫描线21上的信号变化时对像素电极51的像素电压的干扰最小，提升像素电压的稳定性，且有利于减少相邻像素电极51之间的信号线设置，进而提升开口率。
57.作为本技术的一个具体实施方式，请参阅图8，图8是阵列基板中垂直扫描线与水平扫描线之间的连接关系的示意图。如图8所示，本技术提供一种阵列基板400，阵列基板400相较于阵列基板100的区别点在于：垂直扫描线21的数量与数据信号线41的数量相等。
58.在本技术实施例中，阵列基板400包括阵列排布的多个像素单元11，n列像素单元11对应有n条数据信号线41，m行像素单元11对应有m条水平扫描线32，其中，每一列像素单元11还对应设置有一条垂直扫描线21，垂直扫描线21与水平扫描线32一一对应电连接，n和m均为正整数。图8中以6条数据信号线41、6条水平扫描线32以及6条垂直扫描线21为例。
59.需要说明的是，这是为了平衡各列像素单元11之间的信号线数目，以及寄生电容的大小的优选设置，本领域技术人员还可以根据实际需要进行调整，本技术在此不作具体限定。
60.阵列基板400中通过设置相同数量的垂直扫描线21与数据信号线41，有利于平衡各列像素单元11之间的信号线数目，以及寄生电容的大小，使得像素电极51左右两侧的寄生电容一致，在尽可能减小寄生电容的同时，做到数据信号线41左右两侧的寄生电容一致且相互抵消，有利于进一步改善寄生电容对各像素单元11的耦合效应，进一步降低由于垂直扫描线21与像素电极51之间的寄生电容引起串扰的风险，保证显示效果。
61.另一方面，本技术提供一种显示面板，包括上述的阵列基板。
62.本技术提供一种阵列基板及显示面板，该阵列基板包括：衬底基板10、扫描走线层20以及公共电极层30；扫描走线层20设于衬底基板10上，扫描走线层20包括垂直扫描线21；公共电极层30设于扫描走线层20远离衬底基板10的一侧，公共电极层30包括公共电极31；其中，公共电极31在衬底基板10上的正投影至少部分覆盖垂直扫描线21在衬底基板10上的正投影。本技术提供的阵列基板能够减小垂直扫描线21与像素电极51之间的寄生电容，改善寄生电容对各像素的耦合效应，降低串扰风险，提升显示效果。
63.以上对本技术实施例所提供的一种阵列基板及显示面板进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的方法及其核心思想；同时，对于本领域的技术人员，依据本技术的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本技术的限制。
