双路时钟产生电路及方法、电子设备与流程
1.本公开涉及集成电路技术领域，具体而言，涉及一种双路时钟产生电路及方法、电子设备。
背景技术：
2.随着采样率指标的不断提高，系统中模数转换器(analog-to-digital converter，adc)的数量也在不断增加。
3.对于由两片adc组成的时间交错采样系统，理论上要求两片adc的采样时钟相位需要精确相差180度。
4.然而，由于时钟生成电路的延迟或温度工艺偏差等影响，随着输入信号频率的增加，两片adc的采样时钟会产生相位失配，很难达到180度的相位差，导致系统性能也受到了较大影响。
5.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现要素：
6.本公开的目的在于提供一种双路时钟产生电路、双路时钟产生方法、及电子设备，以提供一种校准相位失配的方法。
7.本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
8.根据本公开的第一方面，提供一种双路时钟产生电路，包括：
9.第一反相模块，用于接入第一信号并输出第一时钟输出信号；
10.第二反相模块，用于接入第二信号并输出第二时钟输出信号，所述第一信号和所述第二信号是互为相反的时钟信号；
11.第一前馈缓冲器，设置于所述第一反相模块的输入端和所述第二反相模块的输出端之间，用于传输所述第一信号，以对所述第二时钟输出信号进行补偿；
12.第二前馈缓冲器，设置于所述第二反相模块的输入端和所述第一反相模块的输出端之间，用于传输所述第二信号，以对所述第一时钟输出信号进行延缓。
13.本公开的一种示例性实施例中，还包括：
14.第一开关，设置于所述第一前馈缓冲器的线路上，用于控制所述第一前馈缓冲器的通断；
15.第二开关，设置于所述第二前馈缓冲器的线路上，用于控制所述第二前馈缓冲器的通断。
16.本公开的一种示例性实施例中，所述第一开关和所述第二开关分别接入频率控制信号，用于在所述频率控制信号的控制下开启或关断。
17.本公开的一种示例性实施例中，在所述频率控制信号为高频时，所述第一开关、所
述第二开关开启。
18.本公开的一种示例性实施例中，所述第一开关和所述第二开关均为cmos模拟开关。
19.本公开的一种示例性实施例中，所述第一前馈缓冲器和所述第二前馈缓冲器均为由nmos晶体管和pmos晶体管组成的cmos管。
20.本公开的一种示例性实施例中，所述第一前馈缓冲器和所述第二前馈缓冲器均为由两个nmos晶体管组成的nmos管。
21.本公开的一种示例性实施例中，所述第一前馈缓冲器和所述第二前馈缓冲器均为由两个pmos晶体管组成的pmos管。
22.本公开的一种示例性实施例中，所述第一反相模块包括第一反相器，所述第二反相模块包括第二反相器。
23.本公开的一种示例性实施例中，所述第一反相器和所述第二反相器均为由nmos晶体管和pmos晶体管组成的cmos管。
24.根据本公开的第二方面，提供一种双路时钟产生方法，所述方法应用于双路时钟产生电路，所述双路时钟产生电路包括：用于接入第一信号的第一反相模块、用于接入第二信号的第二反相模块、第一前馈缓冲器和第二前馈缓冲器；所述方法包括：
25.将所述第一前馈缓冲器设置于所述第一反相模块的输入端和所述第二反相模块的输出端之间，用于传输所述第一信号，以对所述第二反相模块输出的第二时钟输出信号进行补偿；
26.将所述第二前馈缓冲器设置于所述第二反相模块的输入端和所述第一反相模块的输出端之间，用于传输所述第二信号，以对所述第一反相模块输出的第一时钟输出信号进行延缓。
27.本公开的一种示例性实施例中，所述方法还包括：
28.在所述第一前馈缓冲器的线路上设置第一开关，用于控制所述第一前馈缓冲器的通断；
29.在所述第二前馈缓冲器的线路上设置第二开关，用于控制所述第二前馈缓冲器的通断。
30.本公开的一种示例性实施例中，所述方法还包括：
31.在所述第一开关和所述第二开关上分别接入频率控制信号，用于在所述频率控制信号的控制下，控制所述第一开关、所述第二开关开启或关闭。
32.本公开的一种示例性实施例中，所述方法还包括：
33.在所述频率控制信号为高频时，控制所述第一开关、所述第二开关开启。
34.本公开的一种示例性实施例中，所述方法还包括：
35.将所述第一前馈缓冲器和所述第一前馈缓冲器设置为相同或不同的mos管，以对所述第一信号的上升沿和/或所述第一信号的下降沿进行相位校准。
36.根据本公开的第三方面，提供一种电子设备，包括上述的双路时钟产生电路。
37.本公开提供的技术方案可以包括以下有益效果：
38.本公开示例性实施方式提供的双路时钟产生电路，通过将第一前馈缓冲器设置于第一反相模块的输入端和第二反相模块的输出端之间，可以通过第一前馈缓冲器将第一信
号传输至第二反相模块的输出端，以使用第一信号对第二反相模块输出的第二时钟输出信号进行补偿，从而可以将第二时钟输出信号提前。另外，通过将第二前馈缓冲器设置于第二反相模块的输入端和第一反相模块的输出端之间，可以通过第二前馈缓冲器将第二信号传输至第一反相模块的输出端，以通过第二信号对第一反相模块输出的第一时钟输出信号进行延缓，将第一时钟输出信号的终点推后。通过上述的第一时钟输出信号的终点推后，第二时钟输出信号的起点提前，可以减小这两个输出信号之间的相位差，从而减小所产生双路时钟信号之间的相位失配。
39.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
40.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
41.图1示意性示出了根据本公开的示例性实施方式中的一种校准相位失配的双路时钟产生电路的结构示意图；
42.图2示意性示出了图1所示的双路时钟产生电路对应的信号波形示意图；
43.图3示意性示出了根据本公开的示例性实施方式中的另一种校准相位失配的双路时钟产生电路的结构示意图；
44.图4示意性示出了图3所示的双路时钟产生电路对应的信号波形示意图；
45.图5示意性示出了根据本公开的示例性实施方式中的另一种校准相位失配的双路时钟产生电路的结构示意图；
46.图6示意性示出了图5所示的双路时钟产生电路对应的信号波形示意图；
47.图7示意性示出了根据本公开的示例性实施方式中的另一种校准相位失配的双路时钟产生电路的结构示意图；
48.图8示意性示出了根据本公开的示例性实施方式中的另一种校准相位失配的双路时钟产生电路的结构示意图；
49.图9示意性示出了根据本公开的示例性实施方式中的另一种校准相位失配的双路时钟产生电路的结构示意图；
50.图10示意性示出了根据本公开的示例性实施方式中的一种双路时钟产生方法的流程图。
具体实施方式
51.现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
52.此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施
例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。
53.附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
54.当同一颗芯片集成有多片模数转换器adc时，由于不同芯片区域之间的器件参数存在不匹配，导致多片adc之间的同步时钟出现各种失配。其中所述失配包括：失调失配、增益失配以及采样时钟的相位失配。
55.采用多片adc的采样系统的动态性能指标常受到上述各种失配的限制。其中，失调失配和增益失配一般可以通过使用外部基准等手段改善，而对于相位失配，则需要在采样时钟上进行相位调节，调节的精度往往会受到初始时钟信号的时间差的影响，导致随着频率的增加，相位失配改善的效果会逐渐减弱，相位失配的问题会愈加严重。
56.参照图1，提供了一种校准相位失配的双路时钟产生电路。对于双路时钟产生电路而言，在信号传输过程中，通常需要输入两个信号，例如图1中的ckt和ckb，理论上这两个时钟的相位差为180度。然而，由于上述提到的各种原因，实际输入到图1所述的双路时钟产生电路中的两个信号ckt和ckb存在时间差α，如图2所示。
57.上述两个信号ckt和ckb在经过图1所示的双路时钟产生电路后，会获得如图1和图2所示的两个输出信号ckb_d和ckt_d。从图2所示的信号波形图可以计算出，输出的两个信号ckb_d和ckt_d之间存在δ＝(α+β)/4的时间差，其中，β是ckt上升所需要的时间，或者是ckb下降所需要的时间。也就是说，具有α相位失配的ckt和ckb信号，在经过图1所示的双路时钟产生电路改善后，所输出的两个信号ckb_d和ckt_d之间会存在(α+β)/4的相位失配。
58.从上述的结果可以看出，上述(α+β)/4的相位失配仍然是与输入信号的相位失配α相关的。那么，在采样频率升高的情况下，图1提供的双路时钟产生电路对相位失配校准改善的效果会逐渐减弱，相位失配的问题也会愈加严重。
59.因此，在进一步的研究之后，参照图3，本技术的发明人提出了另外一种校准相位失配的双路时钟产生电路，且该双路时钟产生电路所校准后的输出沿时间差不再与初始时钟信号的时间差α有关，因此，也就减弱了频率对相位失配的影响，为相位失配的进一步改善提供了基础。
60.需要说明的是，上述提供的双路时钟产生电路，不仅可以用于adc中，还可以用于任一进行双路时钟传输的电路中，例如，dram(dynamic random access memory，动态随机存取存储器)控制单元和dram之间的双路时钟信号传输中。
61.如图3所示，该双路时钟产生电路包括：第一反相模块310、第二反相模块330、第一前馈缓冲器350和第二前馈缓冲器370；其中，
62.第一反相模块310用于接入第一信号并输出第一时钟输出信号，第二反相模块330用于接入与第一信号相反的第二信号，并输出第二时钟输出信号。为了与图1形成对比，图3中，将第一信号标记为时钟信号ckt，将第二信号标记为时钟信号ckb，将第一时钟输出信号
标记为ckb_d，将第二时钟输出信号标记为ckt_d。理论上，第一信号和第二信号存在180度的相位差。
63.本公开示例性实施方式中，第一前馈缓冲器350设置于第一反相模块310的输入端和第二反相模块330的输出端之间，用于传输第一信号ckt，以对第二时钟输出信号ckt_d进行补偿；第二前馈缓冲器370则设置于第二反相模块330的输入端和第一反相模块310的输出端之间，用于传输第二信号ckb，以对第一时钟输出信号ckb_d进行延缓。
64.以第一信号ckt的上升沿为例，本公开示例性实施方式提供的双路时钟产生电路，通过在第一反相模块310的输入端和第二反相模块330的输出端之间设置第一前馈缓冲器350，可以通过第一前馈缓冲器350将第一信号ckt传输至第二反相模块330的输出端，以使用第一信号ckt对第二时钟输出信号ckt_d进行补偿，从而可以如图4所示，将第二时钟输出信号ckt_d的上升沿起点提前。另外，通过在第二反相模块330的输入端和第一反相模块310的输出端之间设置第二前馈缓冲器370，可以通过第二前馈缓冲器370将第二信号ckb传输至第一反相模块310的输出端，以通过第二信号ckb延缓第一时钟输出信号ckb_d下降沿终点的到来。通过上述的第二时钟输出信号ckt_d的上升沿起点被提前，第一时钟输出信号ckb_d的下降沿终点被推后，可以减小两个第一时钟输出信号ckb_d和ckt_d之间的相位差，从而减小所产生双路时钟信号之间的相位失配。
65.在初始时钟信号ckt和ckb的时间差α、ckt上升延的时长为β的情况下，从图4所示的波形图可以计算出，第一信号和第二信号经过本公开示例性实施方式中图3所提供的双路时钟产生电路后，所输出的两个信号ckb_d和ckt_d输出沿之间的时间差δ变为β/4。
66.从上述的结果可以看出，上述β/4的相位失配不再与输入信号的相位失配α有关，自然不会受到初始失配相位的影响。另外，通过图3所提供的双路时钟产生电路对相位失配校准改善也自然不会受到频率的影响，其改善效果还可以通过改善初始时钟信号的上升或下降时间β来得到进一步改善，从而为相位失配的消除提供了可能性。
67.本公开示例性实施方式中，第一前馈缓冲器350和第二前馈缓冲器370可以由mos管(metal-oxide-semiconductor field-effect transistor，金氧半场效晶体管)组成，并且根据所要求处理的是输入信号的上升沿还是下降沿，组成第一前馈缓冲器350和第二前馈缓冲器370mos管的种类不同。
68.具体的，对于图3所示的第一前馈缓冲器350和第二前馈缓冲器370，其既可以对输入信号的上升沿进行改善，也可以对输入信号的下降沿进行改善，图3和图4所示的是对输入信号ckt，即第一信号的上升沿进行改善的电路图及其波形图。
69.在图3中，第一前馈缓冲器350和第二前馈缓冲器370均为由nmos晶体管和pmos晶体管组成的cmos管(complementary metal oxide semiconductor，互补金属氧化物半导体)，即均为由n型mos管和p型mos管组成的mos管。在对输入的第一信号ckt的上升沿进行改善的过程中，从图4可以看出，由于初始相位失配α的存在，在第一信号ckt的整个上升过程中，第二信号ckb一直是1，甚至在第一信号ckt为1后，第二信号ckb依然有一段保持为1的时间。然而，在第一信号ckt上升超过1/2之前，第一反相模块310的nmos管312是关闭的，因此，虽然第二信号ckb是1，但第二信号ckb无法通过第二前馈缓冲器370的nmos管372对第一时钟输出信号ckb_d进行提前控制，第一时钟输出信号ckb_d的下降沿起点由第一信号ckt上升超过1/2开启nmos管312时开始。其次，在nmos管312开启与nmos管372形成回路后，直到第
二信号ckb由1变为1/2时，第一时钟输出信号ckb_d的下降沿终点才到来。
70.从图4可以看出，在第二信号ckb下降的过程中，第一信号ckt一直保持的是1，那么第一信号ckt会打开第一前馈缓冲器350的nmos管352，该导通的nmos管352会与第二反相模块330的nmos管332形成回路，并且从nmos管352输出的电压vdd会影响从第二反相模块330输出的信号ckt_d逐渐由0变为1的过程。由于vdd通常为1，那么，由于初始相位失配α的存在，第一信号ckt会通过第一前馈缓冲器350的nmos管352补偿第二时钟输出信号ckt_d逐渐由0变为1的过程，从而提前了第二时钟输出信号ckt_d上升沿起点的到来。
71.通过上述对第一时钟输出信号ckb_d下降沿终点到来的延缓，以及对第二时钟输出信号ckt_d上升沿起点到来的提前，补偿了第一时钟输出信号ckb_d和第二时钟输出信号ckt_d的时间差，使得校准后的相位失配只与第一信号ckt的上升时间β有关，不再受到初始信号相位差和频率的影响。
72.图5和图6所示的是对输入信号ckt，即第一信号的下降沿进行改善的电路图及其波形图。
73.在图5中，第一前馈缓冲器350和第二前馈缓冲器370也均为由nmos晶体管和pmos晶体管组成的cmos管，即均为由n型mos管和p型mos管组成的mos管。在对输入的第一信号ckt的下降沿进行改善的过程中，从图5可以看出，由于初始相位失配α的存在，在第一信号ckt的整个下降过程中，第二信号ckb一直是0，甚至在第一信号ckt为0后，第二信号ckb依然有一段保持为0的时间。然而，在第一信号ckt下降超过1/2之前，第一反相模块310的pmos管311是关闭的，因此，虽然第二信号ckb是0，但第二信号ckb无法通过第二前馈缓冲器370的pmos管371对第一时钟输出信号ckb_d进行提前控制，第一时钟输出信号ckb_d的上升沿起点由第一信号ckt下降超过1/2开启pmos管311时开始。其次，在pmos管311开启与pmos管371形成回路后，直到第二信号ckb由0变为1/2时，第一时钟输出信号ckb_d上升沿的终点才到来。
74.与此同时，第一信号ckt下降的过程，也是第二信号ckb上升的过程。从图6可以看出，在第二信号ckb上升的过程中，第一信号ckt一直保持的是0，那么第一信号ckt会打开第一前馈缓冲器350的pmos管351，该导通的pmos管351会与第二反相模块330的pmos管331形成回路，并且从pmos管351输出的信号0会影响第二时钟输出信号ckt_d逐渐由1变为0的过程。由于初始相位失配α的存在，第一信号ckt会通过第一前馈缓冲器350的pmos管351补偿第二时钟输出信号ckt_d逐渐由1变为0的过程，从而提前了第二时钟输出信号ckt_d下降沿起点的到来。
75.通过上述对第一时钟输出信号ckb_d上升沿终点到来的延缓，以及对第二时钟输出信号ckt_d下降沿起点到来的提前，补偿了第一时钟输出信号ckb_d和ckt_d的时间差，使得校准后的相位失配只与第一信号ckt的下降时间β有关，不再受到初始信号相位差和频率的影响。
76.从图3和图5可以看出，两个图中的第一前馈缓冲器350和第二前馈缓冲器370均是由cmos管组成，也就是说，由cmos管组成的第一前馈缓冲器350和第二前馈缓冲器370不仅可以对第一信号ckt的上升沿进行改善，还可以对第一信号ckt的下降沿进行改善。
77.另外，图7和图8示出了另外两种第一前馈缓冲器350和第二前馈缓冲器370的组合方式：图7中第一前馈缓冲器350和第二前馈缓冲器370均为由两个nmos晶体管组成的nmos
管；图8中第一前馈缓冲器350和第二前馈缓冲器370均为由两个pmos晶体管组成的pmos管。
78.从上面对图3和图5工作原理的分析可以看出，图7中的第一前馈缓冲器350和第二前馈缓冲器370主要用于对第一信号的上升沿进行改善；图8中的第一前馈缓冲器350和第二前馈缓冲器370主要用于对第一信号的下降沿进行改善。图7所示双路时钟产生电路的工作原理可以参照图3的工作原理进行分析，图8所示双路时钟产生电路的工作原理可以参照图5的工作原理进行分析，此处对于图7和图8所示双路时钟产生电路的工作原理不再赘述。
79.本公开示例性实施方式中，第一反相模块310可以包括第一反相器，第二反相模块330可以包括第二反相器。在图3、图5、图7和图8中，第一反相器和第二反相器均为由nmos晶体管和pmos晶体管组成的cmos管。在实际应用中，第一反相器和第二反相器也可以是其他类型的反相器，本公开示例性实施方式对此不再特殊限定。
80.进一步地，参照图7-图9所示，本公开示例性实施方式所提供的双路时钟产生电路还包括：第一开关360和第二开关380，其中，第一开关360设置于第一前馈缓冲器350的线路上，用于控制第一前馈缓冲器350的通断；第二开关380设置于第二前馈缓冲器370的线路上，用于控制第二前馈缓冲器370的通断。因此，可以根据需要灵活控制第一前馈缓冲器350和第二前馈缓冲器370的通断，例如，可以控制第一前馈缓冲器350和第二前馈缓冲器370同时开启，也可以只控制第一前馈缓冲器350开启，或者，只控制第二前馈缓冲器370开启，还可以根据需要将第一前馈缓冲器350和第二前馈缓冲器370均关断，本公开示例性实施方式对此不作特殊限定。
81.本公开示例性实施方式中，还可以将所设置的第一开关360和第二开关380分别接入频率控制信号，以在输入信号的采用频率为高频时，控制第一前馈缓冲器350和第二前馈缓冲器370开启，从而可以只在高频的情况下对输入的时钟信号进行相位失配校准，在低频时关闭，从而可以达到节省电流的目的。并且，由于相位失配通常在高频时会比较严重，因此，只在高频时开启第一前馈缓冲器350和第二前馈缓冲器370，对相位失配校准的精度影响不大。
82.例如，可以通过在第一开关360中接入第一频率控制信号，用于在第一信号的采样频率为高频时，控制第一前馈缓冲器350开启。通过在第二开关380中接入第二频率控制信号，用于在第二信号的采样频率为高频时，控制第二前馈缓冲器370开启。由于第一信号和第二信号是具有180度相位差的两个相反信号，第一信号和第二信号的采样频率是相同的。因此，也可以给第一开关360和第二开关380接入同一频率控制信号，例如，同接入第一频率控制信号，或同接入第二频率控制信号。
83.在实际应用中，频率控制信号为在所采集的第一信号或第二信号的采样频率大于预设采样率时，输出使得第一开关360和第二开关380打开的信号。例如，在第一开关360和第二开关380均为cmos模拟开关的时候，第一频率控制信号和第二频率控制信号为在采样频率大于预设预设采样率时，输出高电平1的信号，从而可以达到打开第一开关360和第二开关380的目的。
84.在实际应用中，预设采样率可以根据实际情况进行设置，例如，预设采样率可以为2666mhz、3200mhz等，本公开示例性实施方式对于预设采样率不作特殊限定。
85.需要说明的是，在实际应用中，第一开关360和第二开关380不仅可以在频率控制信号为高频时才开启，还可以根据实际需要设置其他的控制开启方式。例如，在频率控制信
号为低频时开启第一开关360或第二开关380等，或者，无需频率控制信号，一直处于开启状态均可。任何其它的开启方式均可，本公开示例性实施方式对此不作特殊限定。
86.需要说明的是，本公开示例性实施方式提供的双路时钟产生电路，不仅适用于时钟信号，还适用于任何具有180度相位差的两个相反信号的相位失配校准中。
87.本公开示例性实施方式还提供了一种双路时钟产生方法，应用于上述的双路时钟产生电路，所述双路时钟产生电路包括：用于接入第一信号的第一反相模块、用于接入第二信号的第二反相模块、第一前馈缓冲器和第二前馈缓冲器。参照图10，该双路时钟产生方法具体可以包括以下步骤：
88.步骤s102、将第一前馈缓冲器设置于第一反相模块的输入端和第二反相模块的输出端之间，用于传输第一信号，以对第二反相模块输出的第二时钟输出信号进行补偿；
89.步骤s104、将第二前馈缓冲器设置于第二反相模块的输入端和第一反相模块的输出端之间，用于传输第二信号，以对第一反相模块输出的第一时钟输出信号进行延缓。
90.在本公开的一些实施例中，所述方法还包括：在所述第一前馈缓冲器的线路上设置第一开关，用于控制所述第一前馈缓冲器的通断；在所述第二前馈缓冲器的线路上设置第二开关，用于控制所述第二前馈缓冲器的通断。
91.在本公开的一些实施例中，所述方法还包括：在所述第一开关和所述第二开关上分别接入频率控制信号，用于在所述频率控制信号的控制下，控制所述第一开关、所述第二开关开启或关闭。
92.在本公开的一些实施例中，所述方法还包括：在所述频率控制信号为高频时，控制所述第一开关、所述第二开关开启。
93.在本公开的一些实施例中，所述方法还包括：将所述第一前馈缓冲器和所述第二前馈缓冲器设置为由两个相同或不同的mos管组成，以对所述第一信号的上升沿和/或所述第一信号的下降沿进行相位校准。
94.需要说明的是，上述的两个不同的mos管指的是，图3和图5所示的由pmos管和nmos管两个不同的mos管组成的cmos管的情况。上述的两个相同的mos管指的是，图7所示的同为nmos管的情况，或者，图8所示的同为pmos管的情况。
95.本公开示例性实施方式提供的双路时钟产生方法，通过将第一前馈缓冲器设置于第一反相模块的输入端和第二反相模块的输出端之间，可以通过第一前馈缓冲器将第一信号传输至第二反相模块的输出端，以使用第一信号对第二反相模块输出的第二时钟输出信号进行补偿，从而可以将第二时钟输出信号提前。另外，通过将第二前馈缓冲器设置于第二反相模块的输入端和第一反相模块的输出端之间，可以通过第二前馈缓冲器将第二信号传输至第一反相模块的输出端，以通过第二信号对第一反相模块输出的第一时钟输出信号进行延缓，将第一时钟输出信号的终点推后。通过上述的第一时钟输出信号的终点推后，第二时钟输出信号的起点提前，可以减小这两个输出信号之间的相位差，从而减小所产生双路时钟信号之间的相位失配。
96.上述双路时钟产生方法中各个步骤的具体细节已经在对应的双路时钟产生电路中进行了详细的描述，因此此处不再赘述。
97.本公开示例性实施方式还提供了一种电子设备，该电子设备可以包括：上述的双路时钟产生电路。其中，双路时钟产生电路的具体结构形式和工作原理已经在前述实施例
中进行了详细描述，此处不再赘述。
98.在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时，可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本公开实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)，光介质(例如，dvd)、或者半导体介质(例如固态硬盘(solid state disk，ssd))等。本公开实施例中，计算机可以包括前面所述的装置。
99.尽管在此结合各实施例对本公开进行了描述，然而，在实施所要求保护的本公开过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
100.尽管结合具体特征及其实施例对本公开进行了描述，显而易见的，在不脱离本公开的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本公开的示例性说明，且视为已覆盖本公开范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。
技术特征：
1.一种双路时钟产生电路，其特征在于，包括：第一反相模块，用于接入第一信号并输出第一时钟输出信号；第二反相模块，用于接入第二信号并输出第二时钟输出信号，所述第一信号和所述第二信号是互为相反的时钟信号；第一前馈缓冲器，设置于所述第一反相模块的输入端和所述第二反相模块的输出端之间，用于传输所述第一信号，以对所述第二时钟输出信号进行补偿；第二前馈缓冲器，设置于所述第二反相模块的输入端和所述第一反相模块的输出端之间，用于传输所述第二信号，以对所述第一时钟输出信号进行延缓。2.根据权利要求1所述的电路，其特征在于，还包括：第一开关，设置于所述第一前馈缓冲器的线路上，用于控制所述第一前馈缓冲器的通断；第二开关，设置于所述第二前馈缓冲器的线路上，用于控制所述第二前馈缓冲器的通断。3.根据权利要求2所述的电路，其特征在于，所述第一开关和所述第二开关分别接入频率控制信号，用于在所述频率控制信号的控制下开启或关断。4.根据权利要求3所述的电路，其特征在于，在所述频率控制信号为高频时，所述第一开关、所述第二开关开启。5.根据权利要求2-4中任一项所述的电路，其特征在于，所述第一开关和所述第二开关均为cmos模拟开关。6.根据权利要求1-4中任一项所述的电路，其特征在于，所述第一前馈缓冲器和所述第二前馈缓冲器均为由nmos晶体管和pmos晶体管组成的cmos管。7.根据权利要求1-4中任一项所述的电路，其特征在于，所述第一前馈缓冲器和所述第二前馈缓冲器均为由两个nmos晶体管组成的nmos管。8.根据权利要求1-4中任一项所述的电路，其特征在于，所述第一前馈缓冲器和所述第二前馈缓冲器均为由两个pmos晶体管组成的pmos管。9.根据权利要求1-4中任一项所述的电路，其特征在于，所述第一反相模块包括第一反相器，所述第二反相模块包括第二反相器。10.根据权利要求9所述的电路，其特征在于，所述第一反相器和所述第二反相器均为由nmos晶体管和pmos晶体管组成的cmos管。11.一种双路时钟产生方法，其特征在于，所述方法应用于双路时钟产生电路，所述双路时钟产生电路包括：用于接入第一信号的第一反相模块、用于接入第二信号的第二反相模块、第一前馈缓冲器和第二前馈缓冲器；所述方法包括：将所述第一前馈缓冲器设置于所述第一反相模块的输入端和所述第二反相模块的输出端之间，用于传输所述第一信号，以对所述第二反相模块输出的第二时钟输出信号进行补偿；将所述第二前馈缓冲器设置于所述第二反相模块的输入端和所述第一反相模块的输出端之间，用于传输所述第二信号，以对所述第一反相模块输出的第一时钟输出信号进行延缓。12.根据权利要求11所述的方法，其特征在于，所述方法还包括：
在所述第一前馈缓冲器的线路上设置第一开关，用于控制所述第一前馈缓冲器的通断；在所述第二前馈缓冲器的线路上设置第二开关，用于控制所述第二前馈缓冲器的通断。13.根据权利要求12所述的方法，其特征在于，所述方法还包括：在所述第一开关和所述第二开关上分别接入频率控制信号，用于在所述频率控制信号的控制下，控制所述第一开关、所述第二开关开启或关闭。14.根据权利要求13所述的方法，其特征在于，所述方法还包括：在所述频率控制信号为高频时，控制所述第一开关、所述第二开关开启。15.根据权利要求11-14中任一项所述的方法，其特征在于，所述方法还包括：将所述第一前馈缓冲器和所述第一前馈缓冲器设置为相同或不同的mos管，以对所述第一信号的上升沿和/或所述第一信号的下降沿进行相位校准。16.一种电子设备，其特征在于，包括如权利要求1-10中任一项所述的双路时钟产生电路。
技术总结
本公开是关于一种双路时钟产生电路及方法、电子设备，涉及集成电路技术领域。该双路时钟产生电路包括：第一反相模块，用于接入第一信号并输出第一时钟输出信号；第二反相模块，用于接入第二信号并输出第二时钟输出信号，第一信号和第二信号是互为相反的时钟信号；第一前馈缓冲器，设置于第一反相模块的输入端和第二反相模块的输出端之间，用于传输第一信号，以对第二时钟输出信号进行补偿；第二前馈缓冲器，设置于第二反相模块的输入端和第一反相模块的输出端之间，用于传输第二信号，以对第一时钟输出信号进行延缓。本公开提供一种校准相位失配的方法。位失配的方法。位失配的方法。
