一种相位插值器的抖动调节电路的制作方法
1.本公开实施例涉及电路设计技术领域，尤其涉及一种相位插值器的抖动调节电路。
背景技术：
2.现有技术为了有效的降低电磁干扰(electromagnetic interference，emi)，在信号发送端通常会采用展频技术，展频功能使得发送端的数据频率是基于一个中心频率附近做微小的变动。同时为了能够准确的采样接收数据，在接收端通常会利用相位插值器获得最佳的采样相位，因此，相位插值器经常被应用在时钟恢复电路以及频率调节电路中。
3.相关技术中，相位插值控制器电路包括：相位差值控制器、相位差值器、相位累加器、速率转换器、第一分频器和第二分频器，其中：所述速率转换器分别与所述相位差值控制器和所述相位累加器，所述相位差值器与所述相位累加器相连，所述相位差值器通过所述第一分频器与所述相位差值控制器相连，所述相位差值器通过第二分频器分别与所述速率转换器和所述相位累加器相连。
技术实现要素：
4.本公开实施例提出了一种新的相位插值器的抖动调节电路，增加了新的分频器和速率转换器，使相位插值器和相位插值控制器可以采用不同频率的时钟信号，增加了精度。
5.一方面，本公开实施例提供了一种相位插值器的抖动调节电路，包括：包括：相位插值控制器、速率转换器、相位累加器、相位插值器、第一分频器以及第二分频器，其中：
6.所述速率转换器的输入端与所述相位插值控制器的输出端相连，输出端和所述相位累加器的输入端相连；
7.所述相位累加器的输出端与所述相位插值器的输入端相连；
8.所述相位插值器设置成接收锁相环时钟信号和所述相位累加器的输出信号，并输出时钟信号；所述相位插值器的输出端通过第一分频器分别与所述相位累加器的输入端、以及所述速率转换器的输入端相连，通过第二分频器与所述相位插值控制器的输入端相连。
9.与相关技术相比，本公开实施例提出的新的相位插值器的抖动调节电路，增加了新的分频器和速率转换器，使相位插值器和相位插值控制器可以采用不同频率的时钟信号，增加了精度。
10.本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
11.附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的
实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
12.图1为本公开实施例一种现有相位插值器电路的示意图；
13.图2为本公开实施例一种相位插值器的抖动调节电路的示意图；
14.图3为本公开实施例一种相位插值器的抖动调节电路中速率转换器的结构示意图；
15.图4为本公开实施例一种相位插值器的抖动调节电路中相位累加器的结构示意图；
16.图5为本公开实施例一种相位插值器的抖动调节电路中相位插值器的结构示意图；
17.图6为本公开实施例一种相位插值器的抖动调节电路中相位插值控制器的结构示意图；
18.图7为本公开实施例另一种相位插值器的抖动调节电路的示意图；
19.图8为本公开实施例一种现有相位插值器电路的电路信号波形示意图；
20.图9为本公开实施例一种相位插值器的抖动调节电路的电路信号波形示意图；
21.图10为本公开实施例一种现有相位插值器电路的眼图示意图；
22.图11为本公开实施例一种相位插值器的抖动调节电路的眼图示意图。
具体实施方式
23.本公开描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本公开所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
24.本公开包括并设想了与本领域普通技术人员已知的特征和元件的组合。本公开已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的方案。任何实施例的任何特征或元件也可以与来自其它方案的特征或元件组合，以形成另一个由权利要求限定的独特的方案。因此，应当理解，在本公开中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
25.此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本公开实施例的精神和范围内。
26.已有技术相位插值器输出时钟jitter较大，已有技术通常采用的设计电路如图1所示，包括：
27.相位插值控制器11、相位累加器12、相位插值器13和分频器14(假设为n分频器)，其中：
28.所述相位插值控制器11，用于每当接收到经过分频器14分频的时钟信号时，根据所述时钟信号确定当前偏移步长更新周期的偏移步长增量，并发送给所述相位累加器12；
29.所述相位累加器12，用于将相位插值控制器11发送的当前偏移步长更新周期的偏移步长增量，与历史偏移步长更新周期的偏移步长进行累加计算，得到新的当前偏移步长更新周期的偏移步长；还用于每当接收到经过分频器14分频的时钟信号时，将当前偏移步长更新周期的偏移步长发送给所述相位插值器13；
30.所述相位插值器13，用于接收锁相环时钟信号，根据所述相位累加器12发送的当前偏移步长更新周期的偏移步长，对所述锁相环时钟信号进行步长偏移，输出所述时钟信号。
31.相位插值器通常是时钟恢复电路以及频率调节电路的常用模块，假如输入时钟信号周期为t，相位插值器可以输出相位为t*sel/n的时钟信号，其中sel为相位控制信号，n为相位插值器的可调相位个数，sel＝phase_sel[7:0]，n＝256，相位插值器基于锁相环发出的锁相环时钟(clk_src)，根据phase_sel[7:0]的值，选择对应相位的时钟(clk_pi)输出。一般来说，相位插值控制器的运算逻辑都比较复杂，这样就会极大的限制其运行速度，另一方面为了能够及时的跟随锁相环时钟(clk_src)，相位插值器的更新步长phase_add_tmp1就会设置得很大，而很大的更新步长就会造成相位插值器时钟(clk_pi)的jitter较大。
[0032]
本公开实施例提供了一种相位插值器的抖动调节电路，如图2所示，包括：相位插值控制器21、速率转换器22、相位累加器23、相位插值器24、第一分频器25以及第二分频器26，其中：
[0033]
所述速率转换器22的输入端与所述相位插值控制器24的输出端相连，输出端和所述相位累加器23的输入端相连；
[0034]
所述相位累加器23的输出端与所述相位插值器24的输入端相连；
[0035]
所述相位插值器24设置成接收锁相环时钟信号和所述相位累加器23的输出信号，并输出时钟信号；所述相位插值器24的输出端通过第一分频器25分别与所述相位累加器23的输入端、以及所述速率转换器22的输入端相连，通过第二分频器26与所述相位插值控制24器的输入端相连。
[0036]
本技术实施例提供的相位插值器的抖动调节电路，增加了新的分频器和速率转换器，使相位插值器和相位插值控制器可以采用不同频率的时钟信号，增加了精度。
[0037]
如图3所示，所述速率转换器22包括：
[0038]
存储单元221，设置成保存偏移步长更新的周期数、预先指定的偏移步长更新的子周期数、以及计算单元223计算得到的每个偏移步长更新子周期的偏移子步长增量p；
[0039]
接收单元222，作为所述速率转换器22的输入端，设置成从所述相位插值控制器接收当前偏移步长更新周期的偏移步长增量p、以及经过第一分频器分频的时钟信号；
[0040]
计算单元223，设置成根据接收的当前偏移步长更新周期的偏移步长增量p，以及存储单元221存储的偏移步长更新的周期数、以及预先指定的偏移步长更新的子周期数计算得到每个偏移步长更新子周期的偏移子步长增量p；
[0041]
发送单元224，作为所述速率转换器的输出端，设置成每当所述接收单元222接收
到经过第一分频器分频的时钟信号时，将所述存储单元221存储的当前偏移步长更新子周期的偏移子步长增量发送给所述相位累加器23。
[0042]
如图4所示，所述相位累加器包括23：
[0043]
累加器231，设置成将所述速率转换器22发送的当前偏移步长更新子周期的偏移子步长增量，与缓存单元232保存的历史偏移步长更新子周期的偏移子步长进行累加计算，得到新的当前偏移步长更新子周期的偏移子步长；
[0044]
缓存单元232，设置成保存新的当前偏移步长更新子周期的偏移子步长；
[0045]
接收单元233，作为所述相位累加器23的输入端，设置成接收所述速率转换器发送的当前偏移步长更新子周期的偏移子步长增量p、以及经过第一分频器分频的时钟信号；
[0046]
发送单元234，作为所述相位累加器23的输出端，设置成每当所述接收单元233接收到经过第一分频器25分频的时钟信号时，将缓存单元232中的新的当前偏移步长更新子周期的偏移子步长发送给所述相位插值器24。
[0047]
历史偏移步长更新子周期的偏移子步长指的是上一偏移步长更新子周期的偏移子步长。
[0048]
如图5所示，所述相位插值器24包括：
[0049]
接收单元241，作为所述相位插值器24的输入端，设置成接收锁相环时钟信号、以及所述相位累加器23发送的当前偏移步长更新子周期的偏移子步长；
[0050]
偏移单元242，设置成根据所述接收单元接收的当前偏移步长更新子周期的偏移子步长对锁相环时钟信号进行偏移；
[0051]
输出单元243，作为所述相位插值器24的输出端，设置成输出所述偏移单元偏移后的时钟信号。
[0052]
本公开实施例还提供了一种相位插值器的抖动调节电路，如图6所示，所述相位插值控制器21包括：
[0053]
接收单元211，作为所述相位插值控制器21的输入端，设置成接收经过第二分频器26分频的时钟信号；
[0054]
计算单元212，设置成每当所述接收单元211接收到经过第二分频器26分频的时钟信号时，确定当前偏移步长更新周期的偏移步长增量p；
[0055]
发送单元213，作为所述相位插值控制器21的输出端，设置成每当所述接收单元211接收到经过第二分频器26分频的时钟信号时，将所述计算单元212确定的当前偏移步长更新周期的偏移步长增量p发送给所述速率转换器22。
[0056]
所述第二分频器为n分频器，n＝偏移步长更新的周期数；
[0057]
所述第一分频器为m分频器，m＝偏移步长更新的子周期数。
[0058]
示例性的，n是m的整数倍。
[0059]
其中，偏移步长更新的周期数指的是：偏移步长更新的间隔时钟周期数，即间隔多少个时钟周期更新偏移步长；偏移子步长更新的周期数指的是：偏移子步长更新的间隔时钟周期数，即间隔多少个时钟周期更新偏移子步长。
[0060]
本技术实施例提供的相位插值器的抖动调节电路，相较于已有技术电路结构，通过增加速率转换器来提高控制字更新速度，从而降低更新步长，以达到降低相位插值器时钟信号(clk_pi)的jitter的目的。
[0061]
示例性的，当p*m能够被n整除时，每个偏移步长更新子周期的偏移子步长增量p为p*m/n。
[0062]
示例性的，当p*m不能够被n整除时，每个偏移步长更新子周期的偏移子步长增量p为或其中，一个偏移步长更新周期中所有偏移步长更新子周期的偏移子步长增量和为p。
[0063]
本公开实施例还提供了一种相位插值器的抖动调节电路，如图7所示，假设该电路相位插值控制器每8个时钟周期更新一次偏移步步长，假设期望每次相位偏移步长为p(对应于图7中的phase_add_x4[7:0])，并假设速率转换器需要每2个时钟周期更新一次偏移步子步长(step)，每次相位偏移步长(step0、step1、step2、step3)为p/4(对应于图7中的phase_add_x1[7:0])＝m+n/4,其中m为商，n为余数，n＝0～3，通过表1进行每次相位偏移步长的选取，可以保持速率转化前后精度不变。
[0064][0065][0066]
相比于图8所示的现有相位插值器电路的电路信号波形示意图(假设该电路相位插值控制器每8个时钟周期更新一次偏移步步长)，图7对应的相位插值器的抖动调节电路的电路信号波形示意图如图8所示，其中，图8中的phase_add_x4是每个当前偏移步长更新周期的偏移步长增量，phase_add_sel是每个偏移步长更新周期的偏移步长；图9中的phase_add_x4是每个当前偏移步长更新周期的偏移步长增量，phase_add_x1是每个当前偏移子步长更新周期的偏移子步长增量，phase_add_sel是每个偏移子步长更新周期的偏移子步长。clk_pi就是基于接收的clk_src，并根据phase_add_sel进行相位改变并输出的。
[0067]
由图10和图11对比可以看出，现有相位插值器电路在偏移步长更新周期的更新处，即圈出的位置，相位插值器输出的时钟信号clk_pi波形变化很大，因此其jitter较大；而本公开实施例还提供的相位插值器的抖动调节电路在偏移步长更新周期的更新处，相位插值器输出的时钟信号clk_pi波形变化很小，几乎看不出什么变化，因此其jitter很小。
[0068]
现有相位插值器电路的时钟信号clk_pi眼图如图10所示，本公开实施例提供的相位插值器的抖动调节电路的时钟信号clk_pi眼图如图11所示，对比图10、11可以看出，抖动调节电路(其电路结构如图7所示)的时钟信号眼图的抖动，比现有相位插值器电路(其电路结构如图1所示)的时钟信号抖动，降低了68％.(抖动从17.3ps减小到5.6ps)
[0069]
虽然本实用新型所揭露的实施方式如上，但所述的内容仅为便于理解本实用新型而采用的实施方式，并非用以限定本实用新型。任何本实用新型所属领域内的技术人员，在不脱离本实用新型所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本实用新型的专利保护范围，仍须以所附的权利要求书所界定为准。
技术特征：
1.一种相位插值器的抖动调节电路，其特征在于，包括：相位插值控制器、速率转换器、相位累加器、相位插值器、第一分频器以及第二分频器，其中：所述速率转换器的输入端与所述相位插值控制器的输出端相连，输出端和所述相位累加器的输入端相连；所述相位累加器的输出端与所述相位插值器的输入端相连；所述相位插值器设置成接收锁相环时钟信号和所述相位累加器的输出信号，并输出时钟信号；所述相位插值器的输出端通过第一分频器分别与所述相位累加器的输入端、以及所述速率转换器的输入端相连，通过第二分频器与所述相位插值控制器的输入端相连。2.根据权利要求1所述的相位插值器的抖动调节电路，其特征在于，所述速率转换器包括：存储单元，设置成保存偏移步长更新的周期数、预先指定的偏移步长更新的子周期数、以及计算单元计算得到的每个偏移步长更新子周期的偏移子步长增量p；接收单元，作为所述速率转换器的输入端，设置成从所述相位插值控制器接收当前偏移步长更新周期的偏移步长增量p、以及经过第一分频器分频的时钟信号；计算单元，设置成根据接收的当前偏移步长更新周期的偏移步长增量p，以及存储单元存储的偏移步长更新的周期数、以及预先指定的偏移步长更新的子周期数计算得到每个偏移步长更新子周期的偏移子步长增量p；发送单元，作为所述速率转换器的输出端，设置成每当所述接收单元接收到经过第一分频器分频的时钟信号时，将所述存储单元存储的当前偏移步长更新子周期的偏移子步长增量发送给所述相位累加器。3.根据权利要求1所述的相位插值器的抖动调节电路，其特征在于，所述相位累加器包括：累加器，设置成将所述速率转换器发送的当前偏移步长更新子周期的偏移子步长增量，与缓存单元保存的历史偏移步长更新子周期的偏移子步长进行累加计算，得到新的当前偏移步长更新子周期的偏移子步长；缓存单元，设置成保存新的当前偏移步长更新子周期的偏移子步长；接收单元，作为所述相位累加器的输入端，设置成接收所述速率转换器发送的当前偏移步长更新子周期的偏移子步长增量p、以及经过第一分频器分频的时钟信号；发送单元，作为所述相位累加器的输出端，设置成每当所述接收单元接收到经过第一分频器分频的时钟信号时，将缓存单元中的新的当前偏移步长更新子周期的偏移子步长发送给所述相位插值器。4.根据权利要求1所述的相位插值器的抖动调节电路，其特征在于，所述相位插值器包括：接收单元，作为所述相位插值器的输入端，设置成接收锁相环时钟信号、以及所述相位累加器发送的当前偏移步长更新子周期的偏移子步长；偏移单元，设置成根据所述接收单元接收的当前偏移步长更新子周期的偏移子步长对锁相环时钟信号进行偏移；输出单元，作为所述相位插值器的输出端，设置成输出所述偏移单元偏移后的时钟信号。
5.根据权利要求1所述的相位插值器的抖动调节电路，其特征在于，所述相位插值控制器包括：接收单元，作为所述相位插值控制器的输入端，设置成接收经过第二分频器分频的时钟信号；计算单元，设置成每当所述接收单元接收到经过第二分频器分频的时钟信号时，确定当前偏移步长更新周期的偏移步长增量p；发送单元，作为所述相位插值控制器的输出端，设置成每当所述接收单元接收到经过第二分频器分频的时钟信号时，将所述计算单元确定的当前偏移步长更新周期的偏移步长增量p发送给所述速率转换器。6.根据权利要求1所述的相位插值器的抖动调节电路，其特征在于，所述第二分频器为n分频器，n＝偏移步长更新的周期数；所述第一分频器为m分频器，m＝偏移步长更新的子周期数。7.根据权利要求6所述的相位插值器的抖动调节电路，其特征在于，n是m的整数倍。8.根据权利要求7所述的相位插值器的抖动调节电路，其特征在于，当p*m能够被n整除时，每个偏移步长更新子周期的偏移子步长增量p为p*m/n。9.根据权利要求7所述的相位插值器的抖动调节电路，其特征在于，当p*m不能够被n整除时，每个偏移步长更新子周期的偏移子步长增量p为或其中，一个偏移步长更新周期中所有偏移步长更新子周期的偏移子步长增量和为p。
技术总结
本实用新型公开了一种相位插值器的抖动调节电路，包括：相位插值控制器、速率转换器、相位累加器、相位插值器、第一分频器以及第二分频器，速率转换器的输入端与相位插值控制器的输出端相连，输出端和相位累加器的输入端相连；相位累加器的输出端与相位插值器的输入端相连；相位插值器设置成接收锁相环时钟信号和相位累加器的输出信号，并输出时钟信号；相位插值器的输出端通过第一分频器分别与相位累加器的输入端、以及速率转换器的输入端相连，通过第二分频器与相位插值控制器的输入端相连。本公开实施例提出的相位插值器的抖动调节电路，增加了新的分频器和速率转换器，使相位插值器和相位插值控制器可以采用不同频率的时钟信号，增加了精度。增加了精度。增加了精度。
