存储器的控制方法、存储器及存储器系统与流程
1.本公开涉及半导体技术领域，尤其涉及一种存储器的控制方法、存储器及存储器系统。
背景技术：
2.随着半导体技术的不断发展，目前存储器制造技术已经逐步从简单的平面结构过渡到较为复杂的三维结构，通过将存储器单元三维地布置在衬底之上来提高集成密度。这种三维存储器件的技术研发是国际研发的主流之一。
3.然而，为了读取存储单元的硬数据和软数据，所需的读取时间较长，且读取过程中需要占用较多的锁存器。
技术实现要素：
4.有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种存储器的控制方法、存储器及存储器系统。
5.为达到上述目的，本公开实施例的技术方案是这样实现的：
6.本公开实施例的第一方面提供了一种存储器的控制方法，所述存储器包括多个存储单元，每个所述存储单元被配置为存储n位数据，其中，n为大于1的整数；所述方法包括：
7.基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，并将所述硬读取值、所述软读取值和禁止信息分别存储至页缓冲器中的三个锁存器中；
8.基于所述目标逻辑页的所述硬读取值，得到所述目标逻辑页的硬数据；
9.基于所述目标逻辑页的所述硬数据和所述软读取值，得到所述目标逻辑页的软数据。
10.在一些实施例中，所述页缓冲器包括主锁存器、偏置锁存器和n个数据锁存器；所述将所述硬读取值、所述软读取值和禁止信息分别存储至页缓冲器中的三个锁存器中，包括：将所述硬读取值、所述软读取值和所述禁止信息分别存储至所述偏置锁存器、所述n个数据锁存器中的第一数据锁存器和所述主锁存器中；或者，将所述硬读取值、所述软读取值和所述禁止信息分别存储至所述n个数据锁存器中的第一数据锁存器、所述偏置锁存器和所述主锁存器中。
11.在一些实施例中，所述方法还包括：在得到所述硬数据之后，释放所述主锁存器；在得到所述软数据之后，将所述软数据存储至所述主锁存器中。
12.在一些实施例中，所述方法还包括：将所述硬数据从所述偏置锁存器或所述第一数据锁存器转储至所述n个数据锁存器中的第二数据锁存器中，将所述软数据从所述主锁存器转储至所述n个数据锁存器中的第三数据锁存器中，并释放所述偏置锁存器、所述第一数据锁存器和所述主锁存器。
13.在一些实施例中，每个所述目标逻辑页对应至少一个所述读取电压；所述基于目
标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，包括：对所述存储单元施加每个所述读取电压后，通过连续的第一感测和第二感测分别得到对应于该读取电压的所述硬读取值和所述软读取值；所述第一感测的感测时间小于所述第二感测的感测时间。
14.在一些实施例中，n为3时，每个所述存储单元被配置为以23个存储状态中的一个存储状态存储3位数据；第一读取电压至第七读取电压被用于区分所述23个存储状态。
15.在一些实施例中，n为3时，3个逻辑页中的第一逻辑页对应第一读取电压和第五读取电压；3个逻辑页中的第二逻辑页对应第二读取电压、第四读取电压和第六读取电压；3个逻辑页中的第三逻辑页对应第三读取电压和第七读取电压；其中，所述第一读取电压至所述第七读取电压依次增大。
16.在一些实施例中，所述目标逻辑页为所述第一逻辑页时，所述基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，包括：对所述存储单元施加所述第一读取电压；通过连续的第一感测和第二感测分别得到第一硬读取值和第一软读取值；所述第一感测的感测时间小于所述第二感测的感测时间；对所述存储单元施加所述第五读取电压；通过连续的第三感测和第四感测分别得到第二硬读取值和第二软读取值；所述第三感测的感测时间小于所述第四感测的感测时间；所述第一硬读取值和所述第二硬读取值构成所述第一逻辑页的所述硬读取值；所述第一软读取值和所述第二软读取值构成所述第一逻辑页的所述软读取值。
17.在一些实施例中，所述基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，包括：对所述存储单元分别施加硬读取电压和软读取电压，以分别得到所述目标逻辑页的硬读取值和软读取值。
18.本公开实施例的第二方面提供了一种存储器，所述存储器包括：存储单元阵列，所述存储单元阵列包括多个存储单元；每个所述存储单元被配置为存储n位数据，其中，n为大于1的整数；外围电路，所述外围电路耦合到所述存储单元阵列；所述外围电路包括页缓冲器；所述外围电路被配置为：
19.基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，并将所述硬读取值、所述软读取值和禁止信息分别存储至所述页缓冲器中的三个锁存器中；
20.基于所述目标逻辑页的所述硬读取值，得到所述目标逻辑页的硬数据；
21.基于所述目标逻辑页的所述硬数据和所述软读取值，得到所述目标逻辑页的软数据。
22.在一些实施例中，所述页缓冲器包括主锁存器、偏置锁存器和n个数据锁存器；所述外围电路具体被配置为：将所述硬读取值、所述软读取值和所述禁止信息分别存储至所述偏置锁存器、所述n个数据锁存器中的第一数据锁存器和所述主锁存器中；或者，将所述硬读取值、所述软读取值和所述禁止信息分别存储至所述n个数据锁存器中的第一数据锁存器、所述偏置锁存器和所述主锁存器中。
23.在一些实施例中，所述外围电路还被配置为：在得到所述硬数据之后，释放所述主锁存器；在得到所述软数据之后，将所述软数据存储至所述主锁存器中。
24.在一些实施例中，所述外围电路还被配置为：将所述硬数据从所述偏置锁存器或
所述第一数据锁存器转储至所述n个数据锁存器中的第二数据锁存器，将所述软数据从所述主锁存器转储至所述n个数据锁存器中的第三数据锁存器中，并释放所述偏置锁存器、所述第一数据锁存器和所述主锁存器。
25.在一些实施例中，每个所述目标逻辑页对应至少一个所述读取电压；所述外围电路具体被配置为：对所述存储单元施加每个所述读取电压后，通过连续的第一感测和第二感测分别得到对应于该读取电压的所述硬读取值和所述软读取值；所述第一感测的感测时间小于所述第二感测的感测时间。
26.在一些实施例中，n为3时，每个所述存储单元被配置为以23个存储状态中的一个存储状态存储3位数据；第一读取电压至第七读取电压被用于区分所述23个存储状态。
27.在一些实施例中，n为3时，3个逻辑页中的第一逻辑页对应第一读取电压和第五读取电压；3个逻辑页中的第二逻辑页对应第二读取电压、第四读取电压和第六读取电压；3个逻辑页中的第三逻辑页对应第三读取电压和第七读取电压；其中，所述第一读取电压至所述第七读取电压依次增大。
28.在一些实施例中，所述目标逻辑页为所述第一逻辑页时，所述外围电路具体被配置为：对所述存储单元施加所述第一读取电压；通过连续的第一感测和第二感测分别得到第一硬读取值和第一软读取值；所述第一感测的感测时间小于所述第二感测的感测时间；对所述存储单元施加所述第五读取电压；通过连续的第三感测和第四感测分别得到第二硬读取值和第二软读取值；所述第三感测的感测时间小于所述第四感测的感测时间；所述第一硬读取值和所述第二硬读取值构成所述第一逻辑页的所述硬读取值；所述第一软读取值和所述第二软读取值构成所述第一逻辑页的所述软读取值。
29.在一些实施例中，所述外围电路具体被配置为：对所述存储单元分别施加硬读取电压和软读取电压，以分别得到所述目标逻辑页的硬读取值和软读取值。
30.本公开实施例的第三方面提供了一种存储器系统，所述存储器系统包括：至少一个上述存储器；以及耦合到所述存储器的控制器。
31.本公开实施例提供了一种存储器的控制方法、存储器及存储器系统。所述存储器包括多个存储单元，每个所述存储单元被配置为存储n位数据，其中，n为大于1的整数；所述方法包括：基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，并将所述硬读取值、所述软读取值和禁止信息分别存储至页缓冲器中的三个锁存器中；基于所述目标逻辑页的所述硬读取值，得到所述目标逻辑页的硬数据；基于所述目标逻辑页的所述硬数据和所述软读取值，得到所述目标逻辑页的软数据。本公开在得到硬数据和软数据的过程中只需要利用三个锁存器以分别存储硬读取值、软读取值和禁止信息，因而可以减少锁存器的占用，预留出更多的锁存器以用于下一逻辑页数据的读取。
附图说明
32.图1为本公开根据一示例性实施例示出的一种存储器系统的块图；
33.图2a为本公开根据一示例性实施例示出的一种存储器卡的示意图；
34.图2b为本公开根据一示例性实施例示出的一种固态驱动器(ssd)的示意图；
35.图3为本公开实施例提供的包括外围电路的示例性存储器的示意图；
36.图4为本公开实施例提供的包括存储串的示例性存储单元阵列的截面的示意图；
37.图5为本公开实施例提供的包括存储单元阵列和外围电路的示例性存储器的块图；
38.图6为本公开实施例提供的一种感测节点so的放电曲线示意图；
39.图7为本公开实施例提供的一种硬数据的读取过程示意图；
40.图8a为本公开实施例提供的一种软数据的读取过程示意图；
41.图8b为本公开实施例提供的一种软数据读取的存储过程中页缓冲器中的锁存器的使用状态示意图；
42.图9为本公开实施例提供的一种存储器的控制方法的流程示意图；
43.图10为本公开实施例提供的一种连续感测的示意图；
44.图11为本公开实施例提供的一种存储器的控制方法的具体流程示意图；
45.图12a为本公开实施例提供的一种读取tlc低页数据的过程示意图；
46.图12b为本公开实施例提供的一种读取tlc低页数据的存储过程中页缓冲器中的锁存器的使用状态示意图；
47.图13a为本公开实施例提供的一种读取qlc低页数据的过程示意图；
48.图13b为本公开实施例提供的一种读取qlc低页数据的存储过程中页缓冲器中的锁存器的使用状态示意图；
49.图14为本公开实施例提供的另一种存储器的控制方法的具体流程示意图；
50.图15a为本公开实施例提供的另一种读取tlc低页数据的过程示意图；
51.图15b为本公开实施例提供的另一种读取tlc低页数据的存储过程中页缓冲器中的锁存器的使用状态示意图；
52.图16a为本公开实施例提供的另一种读取qlc低页数据的过程示意图；
53.图16b为本公开实施例提供的另一种读取qlc低页数据的存储过程中页缓冲器中的锁存器的使用状态示意图。
具体实施方式
54.下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
55.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
56.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
57.应当明白，空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述
为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
58.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
59.参考图1，图1为本公开根据一示例性实施例示出的一种存储器系统的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或者其中具有存储器的任何其他合适的电子设备。如图1所示，系统100可以包括主机108和存储器系统102，存储器系统102具有一个或多个存储器104和控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(cpu))或者片上系统(soc)(例如，应用处理器(ap))。主机108可以被配置为将数据发送到存储器104或从存储器104接收数据。
60.存储器104可以是本公开中公开的任何存储器。如下文详细公开的，存储器104(例如，nand闪存存储器(例如，三维(3d)nand闪存存储器))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
61.根据一些实施例，控制器106耦合到存储器104和主机108，并且被配置为控制存储器104。控制器106可以管理存储在存储器104中的数据，并且与主机108通信。在一些实施例中，控制器106被设计为用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施例中，控制器106被设计为用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。控制器106可以被配置为控制存储器104的操作，例如读取、擦除和编程操作。控制器106还可以被配置为管理关于存储在或要存储在存储器104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施例中，控制器106还被配置为处理关于从存储器104读取的或者被写入到存储器104的数据的纠错码(ecc)。控制器106还可以执行任何其他合适的功能，例如，格式化存储器104。控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。
62.控制器106和一个或多个存储器104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2a中所示的一个示例中，控制器106
和单个存储器104可以集成到存储器卡202中。存储器卡202可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2b中所示的另一示例中，控制器106和多个存储器104可以集成到ssd206中。ssd206还可以包括将ssd206与主机(例如，图1中的主机108)耦合的ssd连接器208。在一些实施例中，ssd206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
63.图3示出了根据本公开内容的一些方面的包括外围电路的示例性存储器300的示意性电路图。存储器300可以是图1中的存储器104的示例。存储器300可包括存储单元阵列301和耦合到存储单元阵列301的外围电路302。存储单元阵列301可以是nand闪存单元阵列，其中存储单元306以各自在衬底(未示出)上方垂直延伸的nand存储串308的阵列的形式来提供。在一些实施方式中，每个nand存储串308包括串联耦合且垂直堆叠的多个存储单元306。每个存储单元306可保持连续模拟值，例如电压或电荷，其取决于在存储单元306的区域内俘获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅型存储单元，或者是包括电荷俘获晶体管的电荷俘获型存储单元。
64.每个所述存储单元306具有多个存储状态中的任意一个存储状态。具体而言，每个存储单元306可被配置为以2n个存储状态中的一个存储状态存储n位数据，其中，n为大于1的整数。该2n个存储状态包括擦除状态和2
n-1个非擦除状态。在一些实施方式中，每个存储单元306是具有两个可能存储状态(电平)且因此可存储一位数据的单电平单元(slc)。例如，第一存储状态“0”可对应于第一阈值电压范围，而第二存储状态“1”可对应于第二阈值电压范围。在一些实施方式中，每个存储单元306是能够以多于四个存储状态(电平)存储多于单个位的数据的xlc。在一个示例中，通过将三个可能的标称存储值中的一个写入到mlc存储单元来进行编程操作，以将该mlc存储单元从擦除状态编程至三个可能的编程电平(例如，01、10和11)中的一个。第四标称存储值可用于表示擦除状态(例如，00)。
65.如图3中所示，每个nand存储串308还可包括在其源极端处的源极选择栅极(ssg)晶体管310和在其漏极端处的漏极选择栅极(dsg)晶体管312。ssg晶体管310和dsg晶体管312可被配置为在读取和编程操作期间启动选定的nand存储串308(阵列的列)。在一些实施方式中，同一存储块304中的nand存储串308的源极通过同一源极线(sl)314(例如，共同的sl)耦合。换言之，根据一些实施方式，同一存储块304中的所有nand存储串308具有阵列共源极(acs)。根据一些实施方式，每个nand存储串308的漏极耦合到相应位线316，可经由输出总线(未图示)从所述相应位线读取或写入数据。在一些实施方式中，每个nand存储串308被配置为通过经由一条或多条dsg线313将选择电压或取消选择电压施加到相应dsg晶体管312的栅极和/或通过经由一条或多条ssg线315将选择电压或取消选择电压施加到相应ssg晶体管310的栅极而被选择或取消选择。
66.如图3中所示，nand存储串308可被组织成多个存储块304，每个存储块可具有例如耦合到acs的公共源极线314。在一些实施方式中，每个存储块304是用于擦除操作的基本数据单位，即，同时擦除同一存储块304上的所有存储单元306。为了擦除选定存储块304中的存储单元306，可以用擦除电压(vers)(例如，高正偏压(例如，20v或更大))来偏置耦合到选定存储块304以及与选定存储块304在同一平面中的未选定存储块304的源极线314。邻近
nand存储串308的存储单元306可通过字线318耦合，所述字线选择存储单元306的哪一行受读取和编程操作影响。在一些实施方式中，每条字线318耦合到存储单元306的存储页320，其是用于读取和编程操作的基本数据单位。以位为单位的一个存储页320的大小可与一个存储块304中由字线318耦合的nand存储串308的数量相关。每条字线318可包括在相应存储页320中的每个存储单元306处的多个控制栅极(栅电极)和耦合控制栅极的栅极线。
67.如图3所示，存储单元阵列301可以包括在每个存储块304中的多行和多列中的存储单元306的阵列。根据一些实施方式，一行存储单元306对应于一个或多个存储页320，且一列存储单元对应于一个nand存储串308。多行存储单元306可以分别耦合到字线318，并且多列存储单元306可以分别耦合到位线316。外围电路302可通过位线316和字线318耦合到存储单元阵列301。
68.图4示出了根据本发明的一些方面的包括nand存储器串308的示例性存储器阵列301的剖面示意图。如图4所示，nand存储器串308可以包括层叠结构410，该层叠结构410包括依次交替层叠设置的多条栅极层411和多个绝缘层412，以及垂直贯穿栅极层411和绝缘层412的存储器串308。栅极层411和绝缘层412可以交替层叠，相邻的两层栅极层411由一层绝缘层412隔开。层叠结构410中栅极层411和绝缘层412的对的数量，可以确定存储器阵列401中包括的存储器单元的数量。
69.栅极层411的组成材料可以包括导电材料。导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极层411包括金属层，例如，钨层。在一些实施方式中，每个栅极层411包括掺杂多晶硅层。每个栅极层411可以包括围绕存储单元的控制栅极。在层叠结构410的顶部处的栅极层411，可以横向地延伸作为上选择栅极线，在层叠结构410底部处的栅极层411可以横向地延伸作为下选择栅极线，在上选择栅极线与下选择栅极线之间横向地延伸的栅极层411可以作为字线层。
70.在一些实施例中，层叠结构410可以设置在衬底401上。衬底401可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者任何其他合适的材料。
71.返回参考图3，外围电路302可以通过位线316、字线318、源极线314、ssg线315和dsg线313耦合到存储单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、ssg线315和dsg线313将电压信号和/或电流信号施加到每个目标存储单元306以及从每个目标存储单元306感测电压信号和/或电流信号来促进存储单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(mos)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。
72.页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从存储单元阵列301读取数据以及向存储单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储单元阵列301的一个存储页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储单元306中。在又一示例中，页缓冲
器/感测放大器504还可以感测来自位线316的表示存储在存储单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个nand存储串308。
73.行解码器/字线驱动器508可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储单元阵列301的存储块304并且选择/取消选择存储块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动ssg线315和dsg线313。如下文详细描述的，行解码器/字线驱动器508被配置为对耦合到(一个或多个)选定字线318的存储单元306执行擦除操作。电压发生器510可以被配置为由控制逻辑单元512控制，并且生成要被供应到存储单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
74.控制逻辑单元512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(op码)和命令地址。接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元512，以及缓冲从控制逻辑单元512接收的状态信息并且将其中继到主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据i/o接口和数据缓冲器，以缓冲数据并且将其中继到存储单元阵列301或从存储单元阵列301中继或缓冲数据。
75.在对存储单元进行读取操作的过程中，由于存储单元的存储状态不同(例如，存储单元中存储“1”或“0”)，产生的沟道电流也不同，基于此，可以通过感测沟道电流来获取存储单元的存储状态，从而得到存储单元所存储的数据。考虑到三维nand存储器的沟道电流比较小，直接量测该小电流存在困难。实际应用中，在小面积的页缓冲器中一般通过检测页缓冲器中感测节点so的放电来间接的测量沟道电流，从而获取存储单元的存储状态。
76.图6为本公开实施例提供的一种感测节点so的放电曲线示意图。如图6所示，在执行读取操作时，先将感测节点so充电至固定电压，感测节点so通过位线连接到存储单元，若执行读取操作时施加的读取电压能够使得存储单元导通，则过一段时间(如图6中的δt)后，感测节点so会由于存储单元的导通而放电；若执行读取操作时施加的读取电压无法使得存储单元导通或仅能使得存储单元弱导通，则过一段时间(如图6中的δt)后，感测节点so几乎不放电。基于此，可以通过感测节点so的电压变化δvc来间接的测量沟道电流，从而得到存储单元的存储状态。
77.通常，将指示存储单元所处的存储状态的数据称为硬数据(hard data)，硬数据是存储单元中所存储比特的读出值，可以通过用于区分存储单元的不同存储状态的电压(例如，图7中的v
r1
)来执行读取操作以得到硬数据；而将指示存储单元的阈值电压在该存储单元所处的存储状态对应的阈值电压分布中的位置的数据称为软数据(soft data)，软数据可以为上述硬数据提供附加的可靠性信息，软数据是基于硬数据对应的读取电压之间的附加电压(例如，图8a中的v
r1
‑△
v和v
r1
+
△
v)处感测生成的，软数据的值表示存储单元的阈值电压相对于上述硬数据对应的读取电压的接近程度。
78.以下结合图7和图8a对硬数据和软数据的读取过程进行说明。图7为本公开实施例提供的一种硬数据的读取过程示意图。如图7所示，以三级存储单元(trinary-level cell，tlc)为例，每个存储单元可以被配置为以8个存储状态(例如，可以为p0-p7态)之一来存储3位数据。在tlc中，每个物理页对应3个逻辑页，即低页(lp)、中页(mp)和高页(up)。例如，对存储单元进行读取操作以读取低页的硬数据时，需要首先对该存储单元所在字线施加读取电压v
r1
，读取电压v
r1
用于区分p0态与p1-p7态。通过检测感测节点so的放电，以得到v
r1
对应的硬读取值。在一些实施例中，阈值电压小于读取电压v
r1
的存储单元的硬读取值为1，阈值电压大于读取电压v
r1
的存储单元的硬读取值为0。
79.在另一些实施例中，阈值电压小于读取电压v
r1
的存储单元的硬读取值为0，阈值电压大于读取电压v
r1
的存储单元的硬读取值为1。本公开对此不做限制。
80.然后对该存储单元所在字线施加读取电压v
r5
，其中，读取电压v
r5
用于区分p0-p4态与p5-p7态。通过检测感测节点so的放电，以得到v
r5
对应的硬读取值。在一些实施例中，阈值电压小于读取电压v
r5
的存储单元的硬读取值为1，阈值电压大于读取电压v
r5
的存储单元的硬读取值为0。最后，将读取电压v
r5
对应的硬读取值取反后与读取电压v
r1
对应的硬读取值进行或运算，以得到低页对应的硬数据。
81.图8a为本公开实施例提供的一种软数据的读取过程示意图。如图8a所示，以读取tlc中低页的软数据为例，首先需要对待读取的存储单元所在的字线施加读取电压v
r1
‑△
v，以得到读取电压v
r1
‑△
v对应的软读取值。其中，
△
v的值可以基于tlc中各存储状态的阈值电压分布来确定。存储单元的阈值电压小于读取电压v
r1
‑△
v时，v
r1
‑△
v对应的软读取值为1，存储单元的阈值电压大于读取电压v
r1
‑△
v时，v
r1
‑△
v对应的软读取值为0。再对存储单元所在的字线施加读取电压v
r1
+
△
v，以得到读取电压v
r1
+
△
v对应的软读取值。存储单元的阈值电压小于读取电压v
r1
+
△
v时，v
r1
+
△
v对应的软读取值为1，存储单元的阈值电压大于读取电压v
r1
+
△
v时，v
r1
+
△
v对应的软读取值为0。将读取电压v
r1
‑△
v对应的软读取值与读取电压v
r1
+
△
v对应的软读取值进行异或(xor)运算，以得到v
r1
对应的软读取值。其中，存储单元的阈值电压大于v
r1
‑△
v且小于v
r1
+
△
v时，v
r1
对应的软读取值为1，存储单元的阈值电压大于v
r1
+
△
v或小于v
r1
‑△
v时，v
r1
对应的软读取值为0。
82.然后，对待读取的存储单元所在的字线分别施加读取电压v
r5
‑△
v和读取电压v
r5
+
△
v，以得到v
r5
对应的软读取值。应理解，得到v
r5
对应的软读取值与上述得到v
r1
对应的软读取值的方法类似，因此不再赘述。最后，将v
r1
对应的软读取值与v
r5
对应的软读取值进行或运算，以得到低页的软数据。这里，将上述读取软数据的方法称为软数据单位读取(soft data single bit read，sdsbr)。
83.如上所述，为了得到tlc低页的硬数据，需要执行两次读取操作，而为了得到tlc低页的软数据，需要执行四次读取操作，由于每次进行读取操作时都需要对待读取的存储单元所在的字线和位线进行相应的设置，因此导致所需要的读取时间较长。
84.图8b为本公开实施例提供的一种软数据读取的存储过程中页缓冲器中的锁存器的使用状态示意图。如图8b所示，tlc的页缓冲器包括一个主锁存器ds、一个偏置锁存器dl和三个数据锁存器(图8b中的d1、d2和dc)。当以读取电压v
r1
‑△
v执行完读取操作后，将v
r1
‑△
v对应的软读取值data1存储至数据锁存器dl。此时，将基于以读取电压v
r1
‑△
v执行的读取操作后得到的v
r5
‑△
v对应的禁止信息存储至偏置锁存器dl中。其中，v
r5
‑△
v对应的禁止
信息用于指示：在执行p5态对应的读取操作(以读取电压v
r5
‑△
v执行读取操作)时，对与待读取的存储单元位于同一字线上的阈值电压小于读取电压v
r1
‑△
v的存储单元的位线施加读取禁止电压。
85.当以读取电压v
r1
+
△
v执行完读取操作后，将数据data2存储至数据锁存器dc中。其中，data2是v
r1
‑△
v对应的软读取值与v
r1
+
△
v对应的软读取值进行异或运算后的结果。此时，将基于以读取电压v
r1
+
△
v执行的读取操作后得到的v
r5
+
△
v对应的禁止信息存储至数据锁存器d1。其中，v
r5
+
△
v对应的禁止信息用于指示：在以读取电压v
r5
+
△
v执行读取操作时，对与待读取的存储单元位于同一字线上的阈值电压小于读取电压v
r1
+
△
v的存储单元的位线施加读取禁止电压。而偏置锁存器dl仍存储v
r5
‑△
v对应的禁止信息，
86.当以读取电压v
r5
‑△
v执行读取操作时，将v
r5
‑△
v对应的禁止信息从偏置锁存器dl转储至主锁存器ds中，并基于v
r5
‑△
v对应的禁止信息，对与待读取的存储单元位于同一字线上的阈值电压小于读取电压v
r1
‑△
v的存储单元的位线施加读取禁止电压。当以读取电压v
r5
‑△
v执行完读取操作后，将v
r5
‑△
v对应的软读取值data3存储至数据锁存器d2中。此时，偏置锁存器dl、数据锁存器d1和数据锁存器dc中仍分别存储v
r5
‑△
v对应的禁止信息、v
r5
+
△
v对应的禁止信息和数据data2。
87.当以读取电压v
r5
+
△
v执行读取操作时，将v
r5
+
△
v对应的禁止信息从数据锁存器d1转储至主锁存器ds中，并基于v
r5
+
△
v对应的禁止信息，对与待读取的存储单元位于同一字线上的阈值电压小于读取电压v
r1
+
△
v的存储单元的位线施加读取禁止电压。当以读取电压v
r5
+
△
v执行完读取操作后，将软数据data4存储至数据锁存器dc中。其中，软数据data4是将v
r5
+
△
v对应的软读取值与v
r5
‑△
v对应的软读取值data3进行异或运算后再与数据data2进行或运算的结果。此时，偏置锁存器dl和数据锁存器d1中仍分别存储v
r5
‑△
v对应的禁止信息和v
r5
+
△
v对应的禁止信息。
88.在得到低页的软数据的过程中，需要占用至少五个锁存器。并且，由于需要通过不同的读取操作来分别得到硬数据和软数据，因此无法满足同时缓存硬数据和软数据的需求。
89.为此，本公开实施例提供了一种存储器的控制方法。图9为本公开实施例提供的一种存储器的控制方法的流程示意图。存储器包括多个存储单元，每个存储单元被配置为存储n位数据，其中，n为大于1的整数。如图9所示，在步骤901中，基于目标逻辑页对应的读取电压执行读取操作，得到目标逻辑页的硬读取值和软读取值，并将硬读取值、软读取值和禁止信息分别存储至页缓冲器中的三个锁存器中。
90.目标逻辑页为即将执行读取操作的逻辑页。例如，n为3时，也即是，在tlc中，一个物理页对应三个逻辑页，分别为低页(lp)、中页(mp)和高页(up)，则目标逻辑页可以为低页、中页和高页中的任意一个。n为4时，也即是，在四级存储单元(quad-level cell，qlc)中，一个物理页对应四个逻辑页，分别为低页(lp)、中页(mp)、高页(up)和额外页(xp)，则目标逻辑页可以为低页、中页、高页和额外页中的任意一个。
91.每个目标逻辑页对应至少一个读取电压。例如，n为3时，每个存储单元被配置为以8个存储状态中的一个存储状态存储3位数据，第一读取电压至第七读取电压用于区分这8个存储状态。其中，第一读取电压至第七读取电压依次增大。n为3时，一个物理页对应三个逻辑页，三个逻辑页中的第一逻辑页对应第一读取电压和第五读取电压。三个逻辑页中的
第二逻辑页对应第二读取电压、第四读取电压和第六读取电压，三个逻辑页中的第三逻辑页对应第三读取电压和第七读取电压。这里，第一逻辑页可以为tlc的低页，第二逻辑页可以为tlc的中页，第三逻辑页可以为tlc的高页。
92.在一些实施例中，对存储单元分别施加硬读取电压和软读取电压，以分别得到目标逻辑页的硬读取值和软读取值。以tlc的低页为例进行说明。对存储单元施加第一硬读取电压(例如，第一读取电压v
r1
)以得到第一硬读取值，然后对存储单元施加第一软读取电压以得到第一软读取值，其中，第一软读取电压可以为比第一硬读取电压大预设值的电压(例如，v
r1
+
△
v)；对存储单元施加第二硬读取电压(例如，第五读取电压v
r5
)以得到第二硬读取值，然后对存储单元施加第二软读取电压以得到第二软读取值，其中，第二软读取电压可以为比第二硬读取电压大预设值的电压(例如，v
r5
+
△
v)。
93.在另一些实施例中，基于低页对应的读取电压(第一读取电压和第五读取电压)执行读取操作包括连续的两次感测。例如，基于低页对应的第一读取电压执行的读取操作包括连续的第一感测和第二感测。通过设置第一感测的感测时间小于第二感测的感测时间，从而使得在第一感测中，阈值电压小于比第一读取电压大预设值的电压(例如，v
r1
+
△
v)的存储单元的读取值为1，阈值电压大于比第一读取电压大预设值的电压(例如，v
r1
+
△
v)的存储单元的读取值为0；而使得在第二感测中，阈值电压小于第一读取电压(例如，v
r1
)的存储单元的读取值为1，阈值电压大于第一读取电压(例如，v
r1
)的存储单元的读取值为0。从而可以通过施加一次读取电压，执行包括连续的两次感测的读取操作，以得到两个不同的电压对应的读取值(例如，第一硬读取值和第一软读取值)。
94.步骤901中基于目标逻辑页对应的读取电压执行的读取操作包括连续的两次感测。图10为本公开实施例提供的一种连续感测的示意图。如图10所示，横轴为时间，纵轴为电压。图10中的曲线表示感测节点so的电压变化。t1-t2为连续的两次感测中的第一感测，t2-t3为通过第一感测中感测节点so的放电得到硬读取值的过程。t3-t4为连续的两次感测中的第二感测，t4-t5为通过第二感测中感测节点so的放电得到软读取值的过程。其中，第一感测的感测时间小于第二感测的感测时间，也即是(t2-t1)＜(t4-t3)。
95.页缓冲器包括主锁存器ds、偏置锁存器dl和n个数据锁存器。在一些实施例中，将硬读取值、软读取值和禁止信息分别存储至偏置锁存器dl、n个数据锁存器中的第一数据锁存器和主锁存器ds中。其中，第一数据锁存器为n个数据锁存器中的任意一个。在另一些实施例中，将硬读取值、软读取值和禁止信息分别存储至第一数据锁存器、偏置锁存器dl和主锁存器ds中。示例性地，以读取tlc的低页数据为例，在一些实施例中，基于第一硬读取电压和第一软读取电压分别执行读取操作，以得到第一硬读取值和第一软读取值。同时，基于第一软读取电压执行读取操作，还可以得到第二硬读取电压对应的禁止信息。其中，第二硬读取电压对应的禁止信息用于指示：在后续以第二硬读取电压执行读取操作时，对与待读取的存储单元位于同一字线上的阈值电压小于第一软读取电压的存储单元的位线施加读取禁止电压。然后，将第一硬读取值、第一软读取值和第二硬读取电压对应的禁止信息分别存储至偏置锁存器dl、三个数据锁存器中的第一锁存器和主锁存器ds中。
96.在另一些实施例中，基于第一读取电压执行读取操作，以得到第一硬读取值和第一软读取值。同时，基于第一读取电压执行读取操作，还可以得到第一禁止信息。其中，第一禁止信息用于指示：在后续以第五读取电压执行读取操作时，对与待读取的存储单元位于
同一字线上的阈值电压小于第一读取电压的存储单元的位线施加读取禁止电压。然后，将第一硬读取值、第一软读取值和第一禁止信息分别存储至偏置锁存器dl、三个数据锁存器中的第一锁存器和主锁存器ds中。
97.在步骤902中，基于目标逻辑页的硬读取值，得到目标逻辑页的硬数据。
98.示例性地，以读取tlc的低页的硬数据为例，在基于第一硬读取电压、第一软读取电压、第二硬读取电压和第二软读取电压分别执行读取操作以得到第一硬读取值、第一软读取值、第二硬读取值和第二软读取值之后，或者，在基于第一读取电压执行读取操作得到第一硬读取值和第一软读取值，以及基于第五读取电压执行读取操作得到第二硬读取值和第二软读取值之后，将第二硬读取值取反后与第一硬读取值进行或运算的结果作为低页的硬数据。例如，第一硬读取值为a，第二硬读取值为b，硬数据
99.在一些实施例中，在得到硬数据之后，释放主锁存器ds。从而在得到软数据后，主锁存器ds可以存储软数据。
100.在步骤903中，基于目标逻辑页的硬数据和软读取值，得到目标逻辑页的软数据。
101.示例性地，以读取tlc的低页的软数据为例，将第二软读取值取反后与第一软读取值进行或运算的结果，与上述低页的硬数据进行异或运算，以得到低页的软数据。例如，第一软读取值为c，第二软读取值为d，硬数据为hd，软数据
102.在一些实施例中，在得到软数据之后，将软数据存储至主锁存器ds中。
103.相比于相关技术中，需要分别通过不同的读取操作得到硬读取值和软读取值，本公开通过一次读取操作同时得到硬读取值和软读取值，进而通过每次读取操作得到的硬读取值和软读取值得到硬数据和软数据，可以避免较多的读取操作导致的较长的字线和位线设置时间，进而可以减少读取时间；并且，本公开在得到硬数据和软数据的过程中只需要占用三个锁存器来存储硬读取值、软读取值和禁止信息，进而可以预留出更多的锁存器以用于下一逻辑页数据的读取。
104.在一些实施例中，在将软数据存储至主锁存器ds之后，将硬数据从偏置锁存器dl或第一数据锁存器转储至n个数据锁存器中的第二数据锁存器中，将软数据从主锁存器ds转储至n个数据锁存器中的第三数据锁存器中，并且释放偏置锁存器dl、第一数据锁存器和主锁存器ds。其中，第一数据锁存器、第二数据锁存器和第三数据锁存器为n个数据锁存器中不同的数据锁存器。这里，可以在下一逻辑页数据的读取操作之前，将硬数据从偏置锁存器dl转储至n个数据锁存器中的第二数据锁存器中，将软数据从主锁存器ds转储至n个数据锁存器中的第三数据锁存器中，并且释放偏置锁存器dl、第一数据锁存器和主锁存器ds。
105.本公开通过将硬数据从偏置锁存器dl转储至n个数据锁存器中的第二数据锁存器中，将软数据从主锁存器ds转储至n个数据锁存器中的第三数据锁存器中，并且释放偏置锁存器dl、第一数据锁存器和主锁存器ds，进而可以利用释放后的偏置锁存器dl、第一数据锁存器和主锁存器ds进行下一个逻辑页的读取。
106.图11为本公开实施例提供的一种存储器的控制方法的具体流程示意图。如图11所示，在步骤1101中，执行预脉冲(prepulse)操作。在一些实施例中，在进行读取操作之前，可以对选定字线(即待读取的存储单元所在的字线)和非选定字线施加通过电压，以将选定字线和非选定字线导通，并将选定存储串(即待读取的存储单元所在的存储串)和/或非选定
存储串的底部选择管和顶部选择管关断，以便通过电荷共享在每个存储串的存储单元的沟道中建立基本均匀的电荷分布，进而可以减少读取干扰的程度，以及防止存储串之间的热载流子注入(hot carrier injection，hci)串扰。
107.在步骤1102中，对字线和位线进行选择。行驱动器可以响应于来自控制电路的行地址信号而操作，以便生成字线信号以选择用于读取操作的字线。列驱动器可以响应于来自控制电路的列地址信号而操作，以便生成位线信号以选择用于读取操作的位线。如此，经由选择的字线和位线即可选中目标存储单元，在读取操作过程中，可以经由选择的字线对目标存储单元施加读取电压，可以经由选择的位线从目标存储单元感测电流信号以从目标存储单元中读出数据。例如，以读取tlc低页的数据为例，可以将第一读取电压或第五读取电压施加在选定字线上，将通过电压施加在未选定字线上，同时基于禁止信息(例如，图15b中的第一禁止信息)对禁止读取的存储单元所在位线上施加读取禁止电压，进而可以通过检测目标存储单元所在位线的感测电流来读取该目标存储单元的数据。
108.在步骤1103中，执行包括一次感测的读取操作，例如，基于第一硬读取电压执行读取操作以得到第一硬读取值。
109.在步骤1104中，执行数据锁存。将硬读取值、软读取值和禁止信息分别存储至偏置锁存器dl、n个数据锁存器中的第一数据锁存器和主锁存器ds中。
110.在步骤1105中，判断目标逻辑页对应的所有读取电压是否均已执行过读取操作。例如，以读取tlc低页的数据为例，若第一硬读取电压、第一软读取电压、第二硬读取电压和第二软读取电压均已执行过读取操作，则执行步骤1106；若第一硬读取电压、第一软读取电压、第二硬读取电压和第二软读取电压中存在未执行过读取操作的读取电压，则基于该未执行过读取操作的读取电压执行步骤1102-1104，以得到其对应的硬读取值和软读取值。
111.在步骤1106中，执行逻辑运算，以得到软数据。例如，以读取tlc低页的数据为例，将第二硬读取值取反后与第一硬读取值进行或运算的结果作为低页的硬数据，例如，第一硬读取值为a，第二硬读取值为b，则硬数据将第二软读取值取反后与第一软读取值进行或运算的结果，与上述低页的硬数据进行异或运算，以得到低页的软数据。例如，第一软读取值为c，第二软读取值为d，则软数据sd＝硬数据
112.在步骤1107中，执行恢复操作。在一些实施例中，将选定字线或未选定字线、选定位线或未选定位线的电压恢复至初始电压，初始电压可以为0v。
113.图12a为本公开实施例提供的一种读取tlc低页数据的过程示意图。如图12a所示，首先对选定字线施加第一硬读取电压，其中，第一硬读取电压可以为图12a所示的v
r1
。如图12a所示，存储单元的阈值电压小于第一硬读取电压v
r1
时，第一硬读取值为1，存储单元的阈值电压大于第一硬读取电压v
r1
时，存储单元的第一硬读取值为0。然后，对选定字线施加第一软读取电压，其中，第一软读取电压可以为图12a所示的v
r1
+
△
v，
△
v的值可以基于tlc中各存储状态的阈值电压分布来确定。存储单元的阈值电压小于第一软读取电压v
r1
+
△
v时，第一软读取值为1，存储单元的阈值电压大于第一软读取电压v
r1
+
△
v时，第一软读取值为0。在另一些实施例中，存储单元的阈值电压小于第一硬读取电压v
r1
时，第一硬读取值为0，存储单元的阈值电压大于第一硬读取电压v
r1
时，第一硬读取值为1；存储单元的阈值电压小于第一软读取电压v
r1
+
△
v时，第一软读取值为0，存储单元的阈值电压大于第一软读取电压vr1
+
△
v时，第一软读取值为1，本公开对此不做限制。
114.对选定字线施加第二硬读取电压(例如，图12a中的v
r5
)，以得到第二硬读取值。存储单元的阈值电压小于第二硬读取电压v
r5
时，第二硬读取值为1，存储单元的阈值电压大于第二硬读取电压v
r5
时，第二硬读取值为0。对选定字线施加第二软读取电压(例如，图12a中的v
r5
+
△
v)，以得到第二软读取值。存储单元的阈值电压小于第二软读取电压v
r5
+
△
v时，第二软读取值为1，存储单元的阈值电压大于第二软读取电压v
r5
+
△
v时，第二软读取值为0。
115.将第二硬读取值取反后与第一硬读取值进行或运算的结果作为低页的硬数据，例如，第一硬读取值为a，第二硬读取值为b，则硬数据将第二软读取值取反后与第一软读取值进行或运算的结果作为软计算值，例如，第一软读取值为c，第二软读取值为d，软计算值为e时，再将软计算值与上述低页的硬数据进行异或运算，以得到低页的软数据。也即是，软数据其中，第一硬读取值和第二硬读取值构成tlc低页的硬读取值，第一软读取值和第二软读取值构成tlc低页的软读取值。
116.图12b为本公开实施例提供的一种读取tlc低页数据的存储过程中页缓冲器中的锁存器的使用状态示意图。如图12b所示，tlc的页缓冲器包括一个主锁存器ds、一个偏置锁存器dl和三个数据锁存器(图12b中的d1、d2和dc)。当以第一硬读取电压v
r1
执行读取操作后，将第一硬读取值存储至偏置锁存器dl中。此时，将以第一硬读取电压v
r1
执行读取操作得到的第一软读取电压对应的禁止信息存储至主锁存器ds中。其中，第一软读取电压对应的禁止信息用于指示：在以第一软读取电压执行读取操作时，对选定字线上阈值电压小于第一硬读取电压v
r1
的存储单元施加读取禁止电压。
117.当以第一软读取电压v
r1
+
△
v执行读取操作时，基于主锁存器ds中存储的第一软读取电压对应的禁止信息对选定字线上阈值电压小于第一硬读取电压v
r1
的存储单元施加读取禁止电压；当以第一软读取电压v
r1
+
△
v执行完读取操作后，将第一软读取值存储至第一数据锁存器d1中，这里，偏置锁存器dl中仍存储第一硬读取值。此时，将以第一软读取电压执行读取操作得到的第二硬读取电压对应的禁止信息存储至主锁存器ds中。其中，第二硬读取电压对应的禁止信息用于指示：在以第二硬读取电压执行读取操作时，对选定字线上阈值电压小于v
r1
+
△
v的存储单元施加读取禁止电压。
118.当以第二硬读取电压v
r5
执行读取操作时，基于主锁存器ds中存储的第二硬读取电压对应的禁止信息对选定字线上阈值电压小于v
r1
+
△
v的存储单元施加读取禁止电压；当以第二硬读取电压v
r5
执行完读取操作后，将硬数据存储至偏置锁存器dl中，这里，第一数据锁存器d1中仍存储第一软读取值。此时，将以第二硬读取电压v
r5
执行读取操作得到的第二软读取电压对应的禁止信息存储主锁存器ds中。其中，第二软读取电压对应的禁止信息用于指示：在以第二软读取电压执行读取操作时，对选定字线上阈值电压小于v
r5
的存储单元施加读取禁止电压。
119.当以第二软读取电压v
r5
+
△
v执行读取操作时，基于主锁存器ds中存储的第二软读取电压对应的禁止信息对选定字线上阈值电压小于v
r5
的存储单元施加读取禁止电压。当以第二软读取电压v
r5
+
△
v执行完读取操作后，将软计算值存储至第一数据锁存器d1中，并且释放主锁存器ds，将硬数据与软计算值进行异或运算，以得到软数据，并将软数据存储至主
锁存器ds中。在一些实施例中，在将软数据存储至主锁存器ds之后，将硬数据从偏置锁存器dl转储至第二数据锁存器d2中，将软数据从主锁存器ds转储至第三数据锁存器dc中，并且释放偏置锁存器dl、第一数据锁存器d1和主锁存器ds，以便将其用于下一逻辑页数据的读取。这里，可以在下一逻辑页数据的读取操作之前，将硬数据从偏置锁存器dl转储至第二数据锁存器d2中，将软数据从主锁存器ds转储至第三数据锁存器dc中，并且释放偏置锁存器dl、第一数据锁存器d1和主锁存器ds。
120.如上所述，相比于相关技术，为了得到tlc低页的硬数据，需要分别执行两次读取操作，而为了得到tlc低页的软数据，需要分别执行四次读取操作，利用本公开实施例提供的存储器的控制方法读取tlc低页的硬数据和软数据时，只需要执行四次读取操作就可以得到硬数据和软数据，由于减少了读取操作的次数，因而可以减少执行读取操作所需的字线和位线的设置时间，进而减少读取时间；并且，本公开在读取tlc低页的硬数据和软数据时，只需要占用三个锁存器(如图12b中的主锁存器ds、偏置锁存器dl和第一数据锁存器d1)，因而可以预留出更多的锁存器以用于下一逻辑页数据的读取。
121.图13a为本公开实施例提供的一种读取qlc低页数据的过程示意图。在qlc中，每个存储单元被配置为以16个存储状态(例如，p0-p15态)中的任一个存储4位数据。依次增大的读取电压v
r1
’‑vr15’被用于区分16个存储状态。其中，低页对应读取电压v
r2’、v
r8’和v
r14’。读取电压v
r2’用于区分存储状态p0-p1和p2-p15，读取电压v
r8’用于区分存储状态p0-p7和p8-p15，读取电压v
r14’用于区分存储状态p0-p13和p14-p15。需要说明的是，图13a中仅示出了存储状态p1、p2、p7、p8、p13和p14对应的阈值电压分布。如图13a所示，对选定字线分别施加读取电压v
r2’、v
r2’+
△
v、v
r8’、v
r8’+
△
v、v
r14’和v
r14’+
△
v，以得到v
r2’对应的硬读取值和软读取值、v
r8’对应的硬读取值和软读取值以及v
r14’对应的硬读取值和软读取值。
122.其中，存储单元的阈值电压小于读取电压v
r2’时，v
r2’对应的硬读取值为1，存储单元的阈值电压大于读取电压v
r2’时，v
r2’对应的硬读取值为0；存储单元的阈值电压小于读取电压v
r2’+
△
v时，v
r2’对应的软读取值为1，存储单元的阈值电压大于读取电压v
r2’+
△
v时，v
r2’对应的软读取值为0；存储单元的阈值电压小于读取电压v
r8’时，v
r8’对应的硬读取值为1，存储单元的阈值电压大于读取电压v
r8’时，v
r8’对应的硬读取值为0；存储单元的阈值电压小于读取电压v
r8’+
△
v时，v
r8’对应的软读取值为1，存储单元的阈值电压大于读取电压v
r8’+
△
v时，v
r8’对应的软读取值为0；存储单元的阈值电压小于读取电压v
r14’时，v
r14’对应的硬读取值为1，存储单元的阈值电压大于读取电压v
r14’时，v
r14’对应的硬读取值为0；存储单元的阈值电压小于读取电压v
r14’+
△
v时，v
r14’对应的软读取值为1，存储单元的阈值电压大于读取电压v
r14’+
△
v时，v
r14’对应的软读取值为0。上述v
r2’对应的硬读取值、v
r8’对应的硬读取值和v
r14’对应的硬读取值构成qlc低页的硬读取值，上述v
r2’对应的软读取值、v
r8’对应的软读取值和v
r14’对应的软读取值构成qlc低页的软读取值。
123.将v
r8’对应的硬读取值取反后与v
r2’对应的硬读取值进行或运算，再将上述结果和v
r14’对应的硬读取值进行与运算，以得到硬数据。例如，v
r2’对应的硬读取值为a，v
r8’对应的硬读取值为b，v
r14’对应的硬读取值为c，则硬数据
124.将v
r8’对应的软读取值取反后与v
r2’对应的软读取值进行或运算，再将上述结果和v
r14’对应的软读取值进行与运算，以得到软计算值。例如，v
r2’对应的软读取值为d，v
r8’对应的软读取值为e，v
r14’对应的软读取值为f，软计算值为g时，软计算值
执行读取操作时，对选定字线上阈值电压小于读取电压v
r14’的存储单元施加读取禁止电压。
131.当以v
r14’+
△
v执行读取操作时，基于主锁存器ds中存储的v
r14’+
△
v对应的禁止信息对选定字线上阈值电压小于读取电压v
r14’的存储单元施加读取禁止电压。当以v
r14’+
△
v执行完读取操作后，将软计算值存储至数据锁存器d1中。其中，软计算值为上述数据data2’和v
r14’对应的软读取值进行与运算后的结果，例如，v
r14’对应的软读取值为f，软计算值为g时，g＝data2’&f。此时，主锁存器ds中仍存储v
r14’+
△
v对应的禁止信息。
132.然后释放主锁存器ds，将硬数据与软计算值进行异或运算，以得到软数据，例如，软计算值为g，则软数据sd＝hd xor g，并将软数据存储至主锁存器ds中。
133.在一些实施例中，在将软数据存储至主锁存器ds之后，将硬数据从偏置锁存器dl转储至数据锁存器d3中，将软数据从主锁存器ds转储至数据锁存器dc中，并且释放偏置锁存器dl、数据锁存器d1和主锁存器ds，以便将其用于下一页数据的读取。这里，可以在下一逻辑页数据的读取操作之前，将硬数据从偏置锁存器dl转储至数据锁存器d3中，将软数据从主锁存器ds转储至数据锁存器dc中，并且释放偏置锁存器dl、数据锁存器d1和主锁存器ds。
134.如上所述，相比于相关技术中，为了得到qlc对应的硬数据，需要分别执行三次读取操作，而为了得到qlc低页的软数据，需要分别执行六次读取操作，利用本公开实施例提供的存储器的控制方法读取qlc低页的硬数据和软数据时，只需要六次读取操作就可以得到硬数据和软数据，由于减少了读取操作的次数，因而可以减少执行读取操作所需的字线和位线的设置时间，进而减少读取时间；并且，本公开在读取qlc低页的硬数据和软数据时，无需占用更多的锁存器，仍只需要占用三个锁存器(如图13b中的主锁存器ds、偏置锁存器dl和数据锁存器d1)，因而可以预留出更多的锁存器以用于下一逻辑页数据的读取。
135.图14为本公开实施例提供的另一种存储器的控制方法的具体流程示意图。应理解，图14中的步骤1401-1402与前述图11中的步骤1101-1102是类似的，可以参照前述步骤1101-1102对应的描述，此处不再赘述。在步骤1403中，执行包括连续的两次感测的读取操作。在一些实施例中，通过执行如图10所示的连续的两次感测操作，以得到读取电压对应的硬读取值和软读取值。
136.在步骤1404中，执行数据锁存。将硬读取值、软读取值和禁止信息分别存储至偏置锁存器dl、n个数据锁存器中的第一数据锁存器和主锁存器ds中。
137.在步骤1405中，判断目标逻辑页对应的所有读取电压是否均已执行过读取操作。例如，以读取tlc低页的数据为例，若第一读取电压和第五读取电压均已执行过读取操作，则执行步骤1406；若第一读取电压和第五读取电压中存在未执行过读取操作的读取电压，则基于该未执行过读取操作的读取电压执行步骤1402-1404，以得到其对应的硬读取值和软读取值。步骤1406-1407与前述图11中的步骤1106-1107是类似的，可以参照前述步骤1106-1107对应的描述，此处不再赘述。
138.图15a为本公开实施例提供的另一种读取tlc低页数据的过程示意图。如图15a所示，首先对选定字线施加第一读取电压，通过连续的第一感测和第二感测分别得到第一硬读取值和第一软读取值。其中，第一感测的感测时间小于第二感测的感测时间。通过连续的第一感测和第二感测分别得到第一硬读取值和第一软读取值的方法，如前述图10中所述，
这里不再赘述。其中，第一读取电压可以为图15a中所示的读取电压v
r1
或v
r1
+
△
v，
△
v的值可以基于tlc中各存储状态的阈值电压分布来确定。如图15a所示，存储单元的阈值电压小于读取电压v
r1
时，第一硬读取值为1，存储单元的阈值电压大于读取电压v
r1
时，存储单元的第一硬读取值为0；存储单元的阈值电压小于读取电压v
r1
+
△
v时，第一软读取值为1，存储单元的阈值电压大于读取电压v
r1
+
△
v时，第一软读取值为0。在另一些实施例中，存储单元的阈值电压小于读取电压v
r1
时，第一硬读取值为0，存储单元的阈值电压大于读取电压v
r1
时，第一硬读取值为1；存储单元的阈值电压小于读取电压v
r1
+
△
v时，第一软读取值为0，存储单元的阈值电压大于读取电压v
r1
+
△
v时，第一软读取值为1。本公开对比不做限制。
139.然后对选定字线施加第五读取电压，通过连续的第三感测和第四感测分别得到第二硬读取值和第二软读取值。其中，第三感测的感测时间小于第四感测的感测时间。存储单元的阈值电压小于读取电压v
r5
时，第二硬读取值为1，存储单元的阈值电压大于读取电压v
r5
时，第二硬读取值为0；存储单元的阈值电压小于读取电压v
r5
+
△
v时，第二软读取值为1，存储单元的阈值电压大于读取电压v
r5
+
△
v时，第二软读取值为0。
140.将第二硬读取值取反后与第一硬读取值进行或运算的结果作为低页的硬数据，例如，第一硬读取值为a，第二硬读取值为b，则硬数据将第二软读取值取反后与第一软读取值进行或运算的结果作为软计算值，例如，第一软读取值为c，第二软读取值为d，软计算值为e时，再将软计算值与上述低页的硬数据进行异或运算，以得到低页的软数据。也即是，软数据其中，第一硬读取值和第二硬读取值构成tlc低页的硬读取值，第一软读取值和第二软读取值构成tlc低页的软读取值。
141.图15b为本公开实施例提供的另一种读取tlc低页数据的存储过程中页缓冲器中的锁存器的使用状态示意图。当执行第一读取操作后，也即是以第一读取电压执行读取操作后，将第一硬读取值存储至偏置锁存器dl中，将第一软读取值存储至第一数据锁存器d1中。此时，将基于第一读取操作得到第一禁止信息存储至主锁存器ds中。其中，当第一读取电压为v
r1
时，第一禁止信息用于指示：在执行第二读取操作时，也即是以第五读取电压执行读取操作时，对选定字线上阈值电压小于读取电压v
r1
的存储单元施加读取禁止电压；当第一读取电压为v
r1
+
△
v时，第一禁止信息用于指示：在执行第二读取操作时，对选定字线上阈值电压小于读取电压v
r1
+
△
v的存储单元施加读取禁止电压。
142.当执行第二读取操作时，也即是以第五读取电压执行读取操作时，主锁存器ds仍存储第一禁止信息，并且基于主锁存器ds中存储的第一禁止信息对选定字线上阈值电压小于读取电压v
r1
或v
r1
+
△
v的存储单元施加读取禁止电压。当执行完第二读取操作后，将硬数据存储至偏置锁存器dl中，将软计算值存储至第一数据锁存器d1中，并且释放主锁存器ds，将硬数据与软计算值进行异或运算，以得到软数据，并将软数据存储至主锁存器ds中。
143.在一些实施例中，在将软数据存储至主锁存器ds之后，将硬数据从偏置锁存器dl转储至第二数据锁存器d2中，将软数据从主锁存器ds转储至第三数据锁存器dc中，并且释放偏置锁存器dl、第一数据锁存器d1和主锁存器ds，以便将其用于下一逻辑页数据的读取。这里，可以在下一逻辑页数据的读取操作之前，将硬数据从偏置锁存器dl转储至第二数据锁存器d2中，将软数据从主锁存器ds转储至第三数据锁存器dc中，并且释放偏置锁存器dl、
第一数据锁存器d1和主锁存器ds。
144.利用本公开实施例提供的存储器的控制方法读取tlc低页数据时，只需要执行两次读取操作就同时可以得到硬数据和软数据，可以进一步减少读取操作的次数，因而可以减少执行读取操作所需的字线和位线的设置时间，尽管本公开相较于相关技术增加了一次感测，但一次感测所需的时间相比于字线和位线的设置时间可以忽略不计，因此本公开可以减少读取时间；并且，本公开在读取tlc低页的硬数据和软数据时，只需要占用三个锁存器(如图15b中的主锁存器ds、偏置锁存器dl和第一数据锁存器d1)，因而可以预留出更多的锁存器以用于下一逻辑页数据的读取。
145.图16a为本公开实施例提供的另一种读取qlc低页数据的过程示意图。在qlc中，每个存储单元被配置为以16个存储状态(例如，p0-p15态)中的任一个存储4位数据。依次增大的读取电压v
r1
’‑vr15’被用于区分16个存储状态。其中，低页对应读取电压v
r2’、v
r8”和v
r14’。读取电压v
r2’用于区分存储状态p0-p1和p2-p15，读取电压v
r8’用于区分存储状态p0-p7和p8-p15，读取电压v
r14’用于区分存储状态p0-p13和p14-p15。需要说明的是，图16a中仅示出了存储状态p1、p2、p7、p8、p13和p14对应的阈值电压分布。如图16a所示，首先对选定字线施加读取电压v
r2’，通过连续的第五感测和第六感测分别得到v
r2’对应的硬读取值和软读取值。其中，第五感测的感测时间小于第六感测的感测时间。在另一些实施例中，对选定字线施加读取电压v
r2’+
△
v，通过连续的第五感测和第六感测分别得到v
r2’对应的硬读取值和软读取值，其中，
△
v的值可以基于qlc中各存储状态的阈值电压分布来确定。通过连续的第五感测和第六感测分别得到v
r2’对应的硬读取值和软读取值，与前述通过连续的第一感测和第二感测分别得到第一硬读取值和第一软读取值的方法类似，这里不再赘述。
146.如图16a所示，存储单元的阈值电压小于读取电压v
r2’时，v
r2’对应的硬读取值为1，存储单元的阈值电压大于读取电压v
r2’时，v
r2’对应的硬读取值为0；存储单元的阈值电压小于读取电压v
r2’+
△
v时，v
r2’对应的软读取值为1，存储单元的阈值电压大于读取电压v
r2’+
△
v时，v
r2’对应的软读取值为0。在另一些实施例中，存储单元的阈值电压小于读取电压v
r2’时，v
r2’对应的硬读取值为0，存储单元的阈值电压大于读取电压v
r2’时，v
r2’对应的硬读取值为1；存储单元的阈值电压小于读取电压v
r2’+
△
v时，v
r2’对应的软读取值为0，存储单元的阈值电压大于读取电压v
r2’+
△
v时，v
r2’对应的软读取值为1。本公开对此不做限制。
147.然后对选定字线施加读取电压v
r8’，通过连续的第七感测和第八感测分别得到v
r8’对应的硬读取值和软读取值。其中，第七感测的感测时间小于第八感测的感测时间。存储单元的阈值电压小于读取电压v
r8’时，v
r8’对应的硬读取值为1，存储单元的阈值电压大于读取电压v
r8’时，v
r8’对应的硬读取值为0；存储单元的阈值电压小于读取电压v
r8’+
△
v时，v
r8’对应的软读取值为1，存储单元的阈值电压大于读取电压v
r8’+
△
v时，v
r8’对应的软读取值为0。
148.接着，对选定字线施加读取电压v
r14’，通过连续的第九感测和第十感测分别得到v
r14’对应的硬读取值和软读取值。其中，第九感测的感测时间小于第十感测的感测时间。存储单元的阈值电压小于读取电压v
r14’时，v
r14’对应的硬读取值为1，存储单元的阈值电压大于读取电压v
r14’时，v
r14’对应的硬读取值为0；存储单元的阈值电压小于读取电压v
r14’+
△
v时，v
r14’对应的软读取值为1，存储单元的阈值电压大于读取电压v
r14’+
△
v时，v
r14’对应的软读取值为0。上述v
r2’对应的硬读取值、v
r8’对应的硬读取值和v
r14’对应的硬读取值构成
qlc低页的硬读取值，上述v
r2’对应的软读取值、v
r8’对应的软读取值和v
r14’对应的软读取值构成qlc低页的软读取值。
149.将v
r8’对应的硬读取值取反后与v
r2’对应的硬读取值进行或运算，再将上述结果和v
r14’对应的硬读取值进行与运算，以得到硬数据。例如，v
r2’对应的硬读取值为a，v
r8’对应的硬读取值为b，v
r14’对应的硬读取值为c，则硬数据
150.将v
r8’对应的软读取值取反后与v
r2’对应的软读取值进行或运算，再将上述结果和v
r14’对应的软读取值进行与运算，以得到软计算值。例如，v
r2’对应的软读取值为d，v
r8’对应的软读取值为e，v
r14’对应的软读取值为f，软计算值为g时，软计算值
151.将上述硬数据和软计算值进行异或运算后的结果作为qlc低页的软数据。也即是，软数据sd＝硬数据hd xor软计算值g。
152.图16b为本公开实施例提供的另一种读取qlc低页数据的存储过程中页缓冲器中的锁存器的使用状态示意图。如图16b所示，qlc的页缓冲器包括一个主锁存器ds、一个偏置锁存器dl和四个数据锁存器(图16b中的d1、d2、d3和dc)。当以v
r2’执行完读取操作后，将v
r2’对应的硬读取值存储至偏置锁存器dl中，将v
r2’对应的软读取值存储至第一数据锁存器d1中。此时，将以v
r2’执行完读取操作后得到的v
r8’对应的禁止信息存储至主锁存器ds中。其中，v
r8’对应的禁止信息用于指示：当以v
r8’执行读取操作时，对选定字线上阈值电压小于读取电压v
r2’的存储单元施加读取禁止电压。
153.当以v
r8’执行读取操作时，基于主锁存器ds中存储的v
r8’对应的禁止信息，对选定字线上阈值电压小于读取电压v
r2’的存储单元施加读取禁止电压。当以v
r8’执行完读取操作后，将数据data1’存储至偏置锁存器dl中，将数据data2’存储至数据锁存器d1中。其中，数据data1’为v
r8’对应的硬读取值取反后和v
r2’对应的硬读取值进行或运算的结果，例如，v
r2’对应的硬读取值为a，v
r8’对应的硬读取值为b，则数据data2’为v
r8’对应的软读取值取反后和v
r2’对应的软读取值进行或运算的结果，例如，v
r2’对应的软读取值为d，v
r8’对应的软读取值为f，则同时，将以v
r8’执行完读取操作后得到的v
r14’对应的禁止信息存储至主锁存器ds中。其中，v
r14’对应的禁止信息用于指示：当以v
r14’执行读取操作时，对选定字线上阈值电压小于读取电压v
r8’的存储单元施加读取禁止电压。
154.当以v
r14’执行读取操作时，基于主锁存器ds中存储的v
r14’对应的禁止信息，对选定字线上阈值电压小于读取电压v
r8’的存储单元施加读取禁止电压。当以v
r14’执行完读取操作后，将硬数据存储至偏置锁存器dl中，将软计算值存储至数据锁存器d1中。其中，硬数据为上述数据data1’和v
r14’对应的硬读取值进行与运算后的结果，例如，v
r14’对应的硬读取值为c时，硬数据hd＝data1’&c；软计算值为上述数据data2’和v
r14’对应的软读取值进行与运算后的结果，例如，v
r14’对应的软读取值为f，软计算值为g时，g＝data2’&f。此时，主锁存器ds中仍存储v
r14’对应的禁止信息。
155.然后释放主锁存器ds，将硬数据与软计算值进行异或运算，以得到软数据，例如，软计算值为g，则软数据sd＝hd xor g，并将软数据存储至主锁存器ds中。
156.在一些实施例中，在将软数据存储至主锁存器ds之后，将硬数据从偏置锁存器dl转储至数据锁存器d3中，将软数据从主锁存器ds转储至数据锁存器dc中，并且释放偏置锁
存器dl、数据锁存器d1和主锁存器ds，以便将其用于下一页数据的读取。这里，可以在下一逻辑页数据的读取操作之前，将硬数据从偏置锁存器dl转储至数据锁存器d3中，将软数据从主锁存器ds转储至数据锁存器dc中，并且释放偏置锁存器dl、数据锁存器d1和主锁存器ds。
157.如上所述，利用本公开实施例提供的存储器的控制方法读取qlc低页数据时，只需要执行三次读取操作就可以同时得到硬数据和软数据，可以进一步减少读取操作的次数，因而可以减少执行读取操作所需的字线和位线的设置时间，进而减少读取时间；并且，本公开在读取qlc低页的硬数据和软数据时，无需占用更多的锁存器，仍只需要占用三个锁存器(如图16b中的主锁存器ds、偏置锁存器dl和数据锁存器d1)，因而可以预留出更多的锁存器以用于下一逻辑页数据的读取。
158.本公开实施例还提供了一种存储器，如图3所示，存储器300包括存储单元阵列301和外围电路302。存储单元阵列301包括多个存储单元，每个存储单元被配置为存储n位数据，其中，n为大于1的整数。外围电路302耦合到存储单元阵列301，外围电路包括页缓冲器。
159.外围电路302被配置为基于目标逻辑页对应的读取电压执行读取操作，得到目标逻辑页的硬读取值和软读取值，并将硬读取值、软读取值和禁止信息分别存储至页缓冲器中的三个锁存器中；基于目标逻辑页的硬读取值，得到目标逻辑页的硬数据；基于目标逻辑页的硬数据和软读取值，得到目标逻辑页的软数据。
160.在一些实施例中，页缓冲器包括主锁存器、偏置锁存器和n个数据锁存器。外围电路具体被配置为：将硬读取值、软读取值和禁止信息分别存储至偏置锁存器、n个数据锁存器中的第一数据锁存器和主锁存器中；或者，将所述硬读取值、所述软读取值和所述禁止信息分别存储至所述n个数据锁存器中的第一数据锁存器、所述偏置锁存器和所述主锁存器中。
161.在一些实施例中，外围电路还被配置为：在得到硬数据之后，释放主锁存器；在得到软数据之后，将软数据存储至主锁存器中。
162.在一些实施例中，外围电路还被配置为：将硬数据从偏置锁存器或所述第一数据锁存器转储至n个数据锁存器中的第二数据锁存器，将软数据从主锁存器转储至n个数据锁存器中的第三数据锁存器中，并释放偏置锁存器、第一数据锁存器和主锁存器。
163.在一些实施例中，每个目标逻辑页对应至少一个读取电压；外围电路具体被配置为：对存储单元施加每个读取电压后，通过连续的第一感测和第二感测分别得到对应于该读取电压的硬读取值和软读取值；第一感测的感测时间小于第二感测的感测时间。
164.在一些实施例中，n为3时，每个存储单元被配置为以23个存储状态中的一个存储状态存储3位数据；第一读取电压至第七读取电压被用于区分23个存储状态。
165.在一些实施例中，n为3时，3个逻辑页中的第一逻辑页对应第一读取电压和第五读取电压；3个逻辑页中的第二逻辑页对应第二读取电压、第四读取电压和第六读取电压；3个逻辑页中的第三逻辑页对应第三读取电压和第七读取电压；其中，第一读取电压至第七读取电压依次增大。
166.在一些实施例中，目标逻辑页为第一逻辑页时，外围电路具体被配置为：对存储单元施加第一读取电压；通过连续的第一感测和第二感测分别得到第一硬读取值和第一软读取值；第一感测的感测时间小于第二感测的感测时间；对存储单元施加第五读取电压；通过
连续的第三感测和第四感测分别得到第二硬读取值和第二软读取值；第三感测的感测时间小于第四感测的感测时间；第一硬读取值和第二硬读取值构成第一逻辑页的硬读取值；第一软读取值和第二软读取值构成第一逻辑页的软读取值。
167.在一些实施例中，外围电路具体被配置为：对存储单元分别施加硬读取电压和软读取电压，以分别得到目标逻辑页的硬读取值和软读取值。
168.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
169.本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
170.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
技术特征：
1.一种存储器的控制方法，其特征在于，所述存储器包括多个存储单元，每个所述存储单元被配置为存储n位数据，其中，n为大于1的整数；所述方法包括：基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，并将所述硬读取值、所述软读取值和禁止信息分别存储至页缓冲器中的三个锁存器中；基于所述目标逻辑页的所述硬读取值，得到所述目标逻辑页的硬数据；基于所述目标逻辑页的所述硬数据和所述软读取值，得到所述目标逻辑页的软数据。2.根据权利要求1所述的存储器的控制方法，其特征在于，所述页缓冲器包括主锁存器、偏置锁存器和n个数据锁存器；所述将所述硬读取值、所述软读取值和禁止信息分别存储至页缓冲器中的三个锁存器中，包括：将所述硬读取值、所述软读取值和所述禁止信息分别存储至所述偏置锁存器、所述n个数据锁存器中的第一数据锁存器和所述主锁存器中；或者，将所述硬读取值、所述软读取值和所述禁止信息分别存储至所述n个数据锁存器中的第一数据锁存器、所述偏置锁存器和所述主锁存器中。3.根据权利要求2所述的存储器的控制方法，其特征在于，所述方法还包括：在得到所述硬数据之后，释放所述主锁存器；在得到所述软数据之后，将所述软数据存储至所述主锁存器中。4.根据权利要求3所述的存储器的控制方法，其特征在于，所述方法还包括：将所述硬数据从所述偏置锁存器或所述第一数据锁存器转储至所述n个数据锁存器中的第二数据锁存器中，将所述软数据从所述主锁存器转储至所述n个数据锁存器中的第三数据锁存器中，并释放所述偏置锁存器、所述第一数据锁存器和所述主锁存器。5.根据权利要求1所述的存储器的控制方法，其特征在于，每个所述目标逻辑页对应至少一个所述读取电压；所述基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，包括：对所述存储单元施加每个所述读取电压后，通过连续的第一感测和第二感测分别得到对应于该读取电压的所述硬读取值和所述软读取值；所述第一感测的感测时间小于所述第二感测的感测时间。6.根据权利要求1所述的存储器的控制方法，其特征在于，n为3时，每个所述存储单元被配置为以23个存储状态中的一个存储状态存储3位数据；第一读取电压至第七读取电压被用于区分所述23个存储状态。7.根据权利要求6所述的存储器的控制方法，其特征在于，n为3时，3个逻辑页中的第一逻辑页对应第一读取电压和第五读取电压；3个逻辑页中的第二逻辑页对应第二读取电压、第四读取电压和第六读取电压；3个逻辑页中的第三逻辑页对应第三读取电压和第七读取电压；其中，所述第一读取电压至所述第七读取电压依次增大。8.根据权利要求7所述的存储器的控制方法，其特征在于，所述目标逻辑页为所述第一逻辑页时，所述基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，包括：对所述存储单元施加所述第一读取电压；通过连续的第一感测和第二感测分别得到第一硬读取值和第一软读取值；所述第一感
测的感测时间小于所述第二感测的感测时间；对所述存储单元施加所述第五读取电压；通过连续的第三感测和第四感测分别得到第二硬读取值和第二软读取值；所述第三感测的感测时间小于所述第四感测的感测时间；所述第一硬读取值和所述第二硬读取值构成所述第一逻辑页的所述硬读取值；所述第一软读取值和所述第二软读取值构成所述第一逻辑页的所述软读取值。9.根据权利要求1所述的存储器的控制方法，其特征在于，所述基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，包括：对所述存储单元分别施加硬读取电压和软读取电压，以分别得到所述目标逻辑页的硬读取值和软读取值。10.一种存储器，其特征在于，所述存储器包括：存储单元阵列，所述存储单元阵列包括多个存储单元；每个所述存储单元被配置为存储n位数据，其中，n为大于1的整数；外围电路，所述外围电路耦合到所述存储单元阵列；所述外围电路包括页缓冲器；所述外围电路被配置为：基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，并将所述硬读取值、所述软读取值和禁止信息分别存储至所述页缓冲器中的三个锁存器中；基于所述目标逻辑页的所述硬读取值，得到所述目标逻辑页的硬数据；基于所述目标逻辑页的所述硬数据和所述软读取值，得到所述目标逻辑页的软数据。11.根据权利要求10所述的存储器，其特征在于，所述页缓冲器包括主锁存器、偏置锁存器和n个数据锁存器；所述外围电路具体被配置为：将所述硬读取值、所述软读取值和所述禁止信息分别存储至所述偏置锁存器、所述n个数据锁存器中的第一数据锁存器和所述主锁存器中；或者，将所述硬读取值、所述软读取值和所述禁止信息分别存储至所述n个数据锁存器中的第一数据锁存器、所述偏置锁存器和所述主锁存器中。12.根据权利要求11所述的存储器，其特征在于，所述外围电路还被配置为：在得到所述硬数据之后，释放所述主锁存器；在得到所述软数据之后，将所述软数据存储至所述主锁存器中。13.根据权利要求12所述的存储器，其特征在于，所述外围电路还被配置为：将所述硬数据从所述偏置锁存器或所述第一数据锁存器转储至所述n个数据锁存器中的第二数据锁存器，将所述软数据从所述主锁存器转储至所述n个数据锁存器中的第三数据锁存器中，并释放所述偏置锁存器、所述第一数据锁存器和所述主锁存器。14.根据权利要求10所述的存储器，其特征在于，每个所述目标逻辑页对应至少一个所述读取电压；所述外围电路具体被配置为：对所述存储单元施加每个所述读取电压后，通过连续的第一感测和第二感测分别得到对应于该读取电压的所述硬读取值和所述软读取值；所述第一感测的感测时间小于所述第二感测的感测时间。
15.根据权利要求10所述的存储器，其特征在于，n为3时，每个所述存储单元被配置为以23个存储状态中的一个存储状态存储3位数据；第一读取电压至第七读取电压被用于区分所述23个存储状态。16.根据权利要求15所述的存储器，其特征在于，n为3时，3个逻辑页中的第一逻辑页对应第一读取电压和第五读取电压；3个逻辑页中的第二逻辑页对应第二读取电压、第四读取电压和第六读取电压；3个逻辑页中的第三逻辑页对应第三读取电压和第七读取电压；其中，所述第一读取电压至所述第七读取电压依次增大。17.根据权利要求16所述的存储器，其特征在于，所述目标逻辑页为所述第一逻辑页时，所述外围电路具体被配置为：对所述存储单元施加所述第一读取电压；通过连续的第一感测和第二感测分别得到第一硬读取值和第一软读取值；所述第一感测的感测时间小于所述第二感测的感测时间；对所述存储单元施加所述第五读取电压；通过连续的第三感测和第四感测分别得到第二硬读取值和第二软读取值；所述第三感测的感测时间小于所述第四感测的感测时间；所述第一硬读取值和所述第二硬读取值构成所述第一逻辑页的所述硬读取值；所述第一软读取值和所述第二软读取值构成所述第一逻辑页的所述软读取值。18.根据权利要求10所述的存储器，其特征在于，所述外围电路具体被配置为：对所述存储单元分别施加硬读取电压和软读取电压，以分别得到所述目标逻辑页的硬读取值和软读取值。19.一种存储器系统，其特征在于，所述存储器系统包括：至少一个如权利要求10至18中任一项所述的存储器；以及耦合到所述存储器的控制器。
技术总结
本公开实施例提供了一种存储器的控制方法、存储器及存储器系统。所述存储器包括多个存储单元，每个所述存储单元被配置为存储位数据，其中，为大于1的整数；所述方法包括：基于目标逻辑页对应的读取电压执行读取操作，得到所述目标逻辑页的硬读取值和软读取值，并将所述硬读取值、所述软读取值和禁止信息分别存储至页缓冲器中的三个锁存器中；基于所述目标逻辑页的所述硬读取值，得到所述目标逻辑页的硬数据；基于所述目标逻辑页的所述硬数据和所述软读取值，得到所述目标逻辑页的软数据。得到所述目标逻辑页的软数据。得到所述目标逻辑页的软数据。
