锁存电路及方法、电子设备与流程
1.本公开涉及集成电路技术领域，具体而言，涉及一种锁存电路及方法、电子设备。
背景技术：
2.锁存电路是数字电路中的一种具有记忆功能的逻辑元件，其可以把信号暂存以维持某种电平状态。例如，在数字电路中记录二进制数字信号“0”和“1”。
3.在置位信号或复位信号为低电平的时候，锁存电路通常可以进行正常的数据传输或锁存；然而，在置位信号或复位信号为高电平的时候，锁存电路常常会产生电流泄露通路，导致功耗消耗。
4.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现要素：
5.本公开的目的在于提供一种锁存电路、锁存方法、及电子设备，以提供一种减小电流泄露的方法。
6.本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
7.根据本公开的第一方面，提供一种锁存电路，包括：传输模块、锁存模块和控制模块；其中，
8.所述传输模块，用于将输入信号传输至所述锁存模块；
9.所述锁存模块，用于在置位信号或复位信号为低电平时，锁存所述输入信号或输出所述输入信号；
10.所述控制模块，用于在所述置位信号或所述复位信号为高电平时，控制所述传输模块和所述锁存模块之间无法形成电流泄露通路。
11.本公开的一种示例性实施例中，所述传输模块包括并联设置的第一nmos晶体管和第一pmos晶体管；
12.所述第一nmos晶体管由第一时钟信号控制，所述第一pmos晶体管由与所述第一时钟信号相反的第二时钟信号控制。
13.本公开的一种示例性实施例中，所述控制模块，用于改变所述第一时钟信号，以关闭所述传输模块。
14.本公开的一种示例性实施例中，所述控制模块包括第一或非门和第一反相器；其中，
15.所述第一或非门的输入端接入所述复位信号，所述第一或非门的输出端输出所述第一时钟信号；
16.所述第一反相器的输入端与所述第一或非门的输出端相连，所述第一反相器的输出端输出所述第二时钟信号。
17.本公开的一种示例性实施例中，所述控制模块包括第二或非门和第二反相器；其中，
18.所述第二或非门的输入端接入所述置位信号，所述第二或非门的输出端输出所述第一时钟信号；
19.所述第二反相器的输入端与所述第二或非门的输出端相连，所述第二反相器的输出端输出所述第二时钟信号。
20.本公开的一种示例性实施例中，所述控制模块，用于在所述复位信号为高电平时，控制所述输入信号为低电平；或者，在所述置位信号为高电平时，控制所述输入信号为高电平，以使所述传输模块和所述锁存模块之间无法形成电流泄露通路。
21.本公开的一种示例性实施例中，所述控制模块包括第三或非门和第三反相器；其中，
22.所述第三或非门的输入端接入所述复位信号，所述第三或非门的输出端输出所述输入信号；
23.所述第三反相器的输入端与所述第三或非门的输出端相连，所述第三反相器的输出端输出反相数据延迟传输信号。
24.本公开的一种示例性实施例中，所述控制模块包括第四或非门和第四反相器；其中，
25.所述第四或非门的输入端接入所述置位信号，所述第四或非门的输出端输出所述输入信号；
26.所述第四反相器的输入端与所述第四或非门的输出端相连，所述第四反相器的输出端输出反相数据传输信号。
27.本公开的一种示例性实施例中，所述锁存模块包括复位部和第一锁存部；其中，
28.所述复位部包括耦接在所述第一锁存部和接地电压的端子之间的第二nmos晶体管，并通过所述第二nmos晶体管的栅极接收所述复位信号。
29.本公开的一种示例性实施例中，所述第一锁存部包括：第一使能反相器、及串联设置的第五反相器和第六反相器；其中，
30.所述第一使能反相器的输入端与所述第五反相器的输出端相连；所述第一使能反相器的输出端与所述第五反相器的输入端相连；
31.所述第二nmos晶体管耦接在所述第五反相器的输入端；
32.所述传输模块的输出端与所述第五反相器的输入端相连。
33.本公开的一种示例性实施例中，所述锁存模块包括置位部和第二锁存部；其中，
34.所述置位部包括耦接在电源电压的端子和所述第二锁存部之间的第二pmos晶体管，并通过所述第二pmos晶体管的栅极接收对所述置位信号取反后的信号。
35.本公开的一种示例性实施例中，所述第二锁存部包括：第二使能反相器、及串联设置的第七反相器和第八反相器；其中，
36.所述第二使能反相器的输入端与所述第七反相器的输出端相连；所述第二使能反相器的输出端与所述第七反相器的输入端相连；
37.所述第二pmos晶体管耦接在所述第七反相器的输入端；
38.所述传输模块的输出端与所述第七反相器的输入端相连。
39.根据本公开的第二方面，提供一种锁存电路的锁存方法，所述方法应用于锁存电路，所述锁存电路包括：传输模块、锁存模块和控制模块；所述方法包括：
40.通过所述传输模块将输入信号传输至所述锁存模块；
41.在置位信号或复位信号为低电平时，通过所述锁存模块锁存所述输入信号或输出所述输入信号；
42.在所述置位信号或所述复位信号为高电平时，通过所述控制模块控制所述传输模块和所述锁存模块之间无法形成电流泄露通路。
43.本公开的一种示例性实施例中，通过所述控制模块控制所述传输模块和所述锁存模块之间无法形成电流泄露通路包括：
44.通过所述控制模块关闭所述传输模块，以使所述传输模块和所述锁存模块之间无法形成电流泄露通路。
45.本公开的一种示例性实施例中，所述传输模块包括：由第一时钟信号控制的第一nmos晶体管、由与所述第一时钟信号相反的第二时钟信号控制的第一pmos晶体管；
46.所述通过所述控制模块控制所述传输模块和所述锁存模块之间无法形成电流泄露通路包括：通过所述控制模块改变所述第一时钟信号，以关闭所述传输模块。
47.本公开的一种示例性实施例中，所述传输模块包括：由第一时钟信号控制的第一nmos晶体管、由与所述第一时钟信号相反的第二时钟信号控制的第一pmos晶体管；
48.所述通过所述控制模块控制所述传输模块和所述锁存模块之间无法形成电流泄露通路包括：通过所述控制模块在复位信号为高电平时，控制所述输入信号为低电平；或者，在置位信号为高电平时，控制所述输入信号为高电平，以使所述传输模块和所述锁存模块之间无法形成电流泄露通路。
49.根据本公开的第三方面，提供一种电子设备，包括上述的锁存电路。
50.本公开提供的技术方案可以包括以下有益效果：
51.本公开示例性实施方式提供的锁存电路中，在置位信号set或复位信号rst为低电平时，该锁存电路可以进行正常的输入信号锁存，也可以根据需要输出所锁存的信号。在置位信号set或复位信号rst为高电平时，通过控制模块可以避免在传输模块和锁存模块之间形成电流泄露通路，从而避免了电流泄露，减小了功耗消耗，也避免了由于电流泄露带来的锁存电路的功能失效。
52.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
53.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
54.图1示意性示出了根据本公开的示例性实施方式中的一种锁存器的逻辑符号的结构示意图；
55.图2示意性示出了根据本公开的示例性实施方式中的另一种锁存器的逻辑符号的
结构示意图；
56.图3示意性示出了根据本公开的示例性实施方式中的一种锁存电路的架构图；
57.图4示意性示出了根据本公开的示例性实施方式中的一种锁存电路的结构示意图；
58.图5示意性示出了图4所示锁存电路中的一种控制模块的结构示意图；
59.图6示意性示出了图4所示锁存电路中的另一种控制模块的结构示意图；
60.图7示意性示出了根据本公开的示例性实施方式中的另一种锁存电路的结构示意图；
61.图8示意性示出了图7所示锁存电路中的一种控制模块的结构示意图；
62.图9示意性示出了图7所示锁存电路中的另一种控制模块的结构示意图；
63.图10示意性示出了根据本公开的示例性实施方式中的一种锁存电路的锁存方法的流程图。
具体实施方式
64.现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
65.此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。
66.附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
67.锁存器是一种具有记忆功能的逻辑元件，其输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态才被保存到输出，直到下一个锁存信号到来时才改变。
68.参照图1和图2示出了两种锁存器的逻辑符号。从图1和图2可以看出，这两个锁存器均属于d锁存器，并且该锁存器由两个互为相反的时钟信号ckt和ckb控制以进行输入信号d的锁存或输出互为相反的信号q和qb。其中，输入信号d可以是一种数字信号，上述锁存器可以用于对数字信号进行锁存或输出。
69.不同的是，图1中的锁存器的锁存信号为复位信号rst，图2中的锁存器的锁存信号为置位信号set。在复位信号rst或置位信号set为低电平时，锁存器的上述锁存或输出功能可正常运行；当复位信号rst或置位信号set为高电平时，输出q会被强制输出低电平。
70.然而，上述锁存器通常存在一个问题是，在复位信号rst或置位信号set为高电平时，输入信号d、以及时钟信号ckt和ckb具有不确定性，会导致有可能在锁存器中产生电流
泄露通路，从而发生电流泄露的情况，造成功耗消耗，甚至导致锁存器发生功能失效。
71.基于此，本公开示例性实施方式提供了一种锁存电路。参照图3，本公开示例性实施方式提供的锁存电路100主要可以包括：传输模块110、锁存模块120和控制模块130。
72.具体的，传输模块110可以用于将输入信号d传输至锁存模块120；锁存模块120则可以用于在置位信号set或复位信号rst为低电平时，锁存输入信号d或输出输入信号d；控制模块130则可以用于在置位信号set或复位信号rst为高电平时，控制传输模块110和锁存模块120之间无法形成电流泄露通路。
73.根据上述提供的锁存电路中，在置位信号set或复位信号rst为低电平时，该锁存电路可以进行正常的输入信号锁存，也可以根据需要输出所锁存的信号。特别在置位信号set或复位信号rst为高电平时，通过控制模块可以避免在传输模块和锁存模块之间形成电流泄露通路，从而避免了电流泄露，减小了功耗消耗，也避免了由于电流泄露带来的锁存电路的功能失效。
74.在本公开示例性实施方式中，控制模块130在控制传输模块110和锁存模块120之间无法形成电流泄露通路的过程中，可以有多种方式，例如，在置位信号set或复位信号rst为高电平时，关闭传输模块110，以避免传输模块110和锁存模块120之间形成电流泄露通路；或者，在复位信号rst为高电平时，控制输入信号d为低电平；在置位信号set为高电平时，控制输入信号d为高电平，从而同样可以达到避免传输模块110和锁存模块120之间形成电流泄露通路的目的。
75.下面，主要以双路时钟信号ckt和ckb控制的锁存电路为例，对本公开提供的锁存电路的内部结构及其工作原理进行详细说明。其他的单路或多路时钟信号控制的锁存电路可参照执行。
76.实施方式一：
77.参照图4和图5，本公开示例性实施方式提供的锁存电路中，传输模块110包括并联设置的第一nmos晶体管111和第一pmos晶体管112；并且该第一nmos晶体管111由第一时钟信号ckt控制，该第一pmos晶体管112由与第一时钟信号ckt相反的第二时钟信号ckb控制，输入信号d可以通过该传输模块110传输至锁存模块120。图4中，与传输模块110相连的锁存模块120包括复位部121和第一锁存部，第一锁存部包括：第一使能反相器122、以及串联设置的第五反相器123和第六反相器124，第六反相器124的输出端输出的即为锁存电路的输出信号q。并且第一使能反相器122的输入端与第五反相器123的输出端相连；第一使能反相器122的输出端与第五反相器123的输入端相连；也就是说，第一使能反相器122也与第五反相器123串联连接。
78.另外，复位部121主要包括耦接在第一锁存部和接地电压的端子之间的第二nmos晶体管，并通过该第二nmos晶体管的栅极接收复位信号rst，具体的是第二nmos晶体管耦接在第一锁存部的第五反相器123的输入端和接地电压的端子之间。通常，该复位信号rst具有高电平和低电平两种逻辑电平状态。
79.对于如图4仅仅由传输模块110和锁存模块120所组成的锁存电路，在复位信号rst为低电平的情况下，复位部121的第二nmos晶体管处于关闭状态，此处的电路不通。因此，当第一时钟信号ckt为高电平、第二时钟信号ckb为低电平的时候，由于传输模块110的输出端与第五反相器123的输入端相连，输入信号d可以直接通过传输模块110传输给第五反相器
123，再由第五反相器123传输给第六反相器124，最终赋给第六反相器124的输出信号q，即q＝d。
80.在复位信号rst为低电平的情况下，其对应的第二nmos晶体管处于关闭状态。当第一时钟信号ckt为低电平、第二时钟信号ckb为高电平的时候，传输模块110处于关闭状态；另外，由于由第一时钟信号ckt和第二时钟信号ckb使能的第一使能反相器122，在第一时钟信号ckt为低电平、第二时钟信号ckb为高电平时处于导通状态，因此，此时的锁存模块120主要用于锁存保持前一状态的d值，达到锁存输入信号d的目的。
81.在复位信号rst为高电平的情况下，由于复位部121的第二nmos晶体管接地，因此，输出信号q会直接被强制输出低电平。然而，由于在此状态下，输出信号q的值不会受到输入信号d的影响，因此，此时的输入信号d、第一时钟信号ckt和第二时钟信号ckb具有不确定性，也就存在一种可能的情况：即输入信号d为高电平、第一时钟信号ckt为高电平、第二时钟信号ckb为低电平的情况，在该种情况下，传输模块110和复位部121之间会形成如图4中虚线箭头所示的电流泄露通路，从输入端输入的输入信号d会沿着该电流泄露通路发生电流泄露，以致造成功耗消耗，甚至导致锁存电路发生功能失效。
82.因此，为了避免上述电流泄露通路的形成，如图5所示，本公开示例性实施方式提供的控制模块130包括第一或非门131和第一反相器132，其中，该第一或非门131的输入端接入复位信号rst，另外，该第一或非门131的输入端还可以接入另一个时钟信号clkb，这两个信号经过第一或非门131之后，该第一或非门131的输出端会输出第一时钟信号ckt。上述的第一反相器132的输入端与第一或非门131的输出端相连，第一反相器132的输出端输出第二时钟信号ckb。
83.从图5所示的控制模块130的电路图可以看出，当复位信号rst为高电平的时候，第一或非门131会输出低电平，也就是说，此时的第一时钟信号ckt为低电平，同时，第二时钟信号ckb为高电平。而在第一时钟信号ckt为低电平、第二时钟信号ckb为高电平的时候，传输模块110会处于关闭状态，也就是说，通过图5所示的控制模块130，可以通过关闭传输模块110来避免传输模块110和锁存模块120之间形成电流泄露通路，从而达到避免电流泄露的情况发生。
84.另外，对于由图4和图5所组成的锁存电路，在复位信号rst为低电平的时候，如果时钟信号clkb为低电平，则两个低电平通过第一或非门131之后会输出高电平，即此时的第一时钟信号ckt为高电平、第二时钟信号ckb为低电平。在第一时钟信号ckt为高电平、第二时钟信号ckb为低电平的时候，传输模块110会处于导通状态，此时的第一使能反相器122处于关闭状态，锁存模块120可以直接将输入信号d赋给输出信号q。
85.在复位信号rst为低电平的时候，如果时钟信号clkb为高电平，则这两个信号通过第一或非门131之后会输出低电平，即此时的第一时钟信号ckt为低电平、第二时钟信号ckb为高电平。在第一时钟信号ckt为低电平、第二时钟信号ckb为高电平的时候，传输模块110会处于关闭状态，此时的第一使能反相器122处于导通状态，锁存模块120可以锁存保持前一状态的d值，达到锁存输入信号d的目的。
86.由此可见，通过由图4和图5所组成的锁存电路，不仅可以在复位信号rst为低电平的时候，具有正常的输出输入信号d或锁存输入信号d的功能，还可以在复位信号rst为高电平的时候，关闭传输模块110，避免电流泄露通路的形成，从而达到避免电流泄露、节省功耗
的目的。
87.实施方式二：
88.对于图4中所示的传输模块110和锁存模块120之间所存在的电流泄露通路的问题，本公开示例性实施方式还提供了另一种控制模块，参照图6，该控制模块130包括第三或非门601和第三反相器602，其中，该第三或非门601的输入端接入复位信号rst，另外，该第三或非门601的输入端还可以接入另一个反相数据传输信号db，这两个信号经过第三或非门601之后，该第三或非门601的输出端会输出用于输入传输模块110的输入信号d。上述的第三反相器602的输入端与第三或非门601的输出端相连，第三反相器602的输出端输出反相数据延迟传输信号db_delay。
89.从图6所示的控制模块130的电路图可以看出，当复位信号rst为高电平的时候，第三或非门601会输出低电平，也就是说，此时的输入信号d为低电平vss。即使此时第一时钟信号ckt为高电平、第二时钟信号ckb为低电平，传输模块110处于导通状态，由于该传输模块110输入的输入信号d为低电平vss，其与复位部121之间也不会形成电流泄露通路，从而避免了传输模块110和锁存模块120之间形成电流泄露通路，同样可以达到避免电流泄露的情况发生。
90.另外，对于由图4和图6所组成的锁存电路，在复位信号rst为低电平的时候，如果反相数据传输信号db为低电平，则两个低电平通过第三或非门601之后会输出高电平，即此时的输入信号d为高电平。可以根据传输模块110处于导通状态或是关闭状态，来确定锁存模块120直接将输入信号d赋给输出信号q，或者是锁存输入信号d。
91.在复位信号rst为低电平的时候，如果反相数据传输信号db为高电平，则这两个信号通过第三或非门601之后会输出低电平，即此时的输入信号d为低电平。可以根据传输模块110处于导通状态或是关闭状态，来确定锁存模块120直接将输入信号d赋给输出信号q，或者是锁存输入信号d。
92.由此可见，通过由图4和图6所组成的锁存电路，不仅可以在复位信号rst为低电平的时候，具有正常的输出输入信号d或锁存输入信号d的功能，还可以在复位信号rst为高电平的时候，控制输入信号d为低电平，避免电流泄露通路的形成，从而达到避免电流泄露、节省功耗的目的。
93.实施方式三：
94.参照图7和图8，本公开示例性实施方式提供的锁存电路中，传输模块110包括并联设置的第一nmos晶体管111和第一pmos晶体管112；并且该第一nmos晶体管111由第一时钟信号ckt控制，该第一pmos晶体管112由与第一时钟信号ckt相反的第二时钟信号ckb控制，输入信号d可以通过该传输模块110传输至锁存模块120。图7中，与传输模块110相连的锁存模块120包括置位部710和第二锁存部，第二锁存部包括：第二使能反相器720、以及串联设置的第七反相器730和第八反相器740，第八反相器740的输出端输出的即为锁存电路的输出信号q。并且第二使能反相器720的输入端与第七反相器730的输出端相连；第二使能反相器720的输出端与第七反相器730的输入端相连；也就是说，第二使能反相器720也与第七反相器730串联连接。
95.另外，置位部710主要包括耦接在电源电压的端子和第二锁存部之间的第二pmos晶体管711，并通过该第二pmos晶体管711的栅极接收对置位信号set取反的信号，具体的，
通过在第二pmos晶体管711的栅极设置置位信号反相器712来对置位信号set取反。且第二pmos晶体管711具体是耦接在电源电压的端子和第二锁存部的第七反相器730的输入端之间的。通常，该置位信号set具有高电平和低电平两种逻辑电平状态。
96.对于如图7仅仅由传输模块110和锁存模块120所组成的锁存电路，在置位信号set为低电平的情况下，置位部710的第二pmos晶体管711处于关闭状态，此处的电路不通。因此，当第一时钟信号ckt为高电平、第二时钟信号ckb为低电平的时候，由于传输模块110的输出端与第七反相器730的输入端相连，输入信号d可以直接通过传输模块110传输给第七反相器730，再由第七反相器730传输给第八反相器740，最终赋给第八反相器740的输出信号q，即q＝d。
97.在置位信号set为低电平的情况下，其对应的第二pmos晶体管711处于关闭状态。当第一时钟信号ckt为低电平、第二时钟信号ckb为高电平的时候，传输模块110处于关闭状态；另外，由于由第一时钟信号ckt和第二时钟信号ckb使能的第二使能反相器720，在第一时钟信号ckt为低电平、第二时钟信号ckb为高电平时处于导通状态，因此，此时的锁存模块120主要用于锁存保持前一状态的d值，达到锁存输入信号d的目的。
98.在置位信号set为高电平的情况下，由于置位部710的第二pmos晶体管711接电源，因此，输出信号q会直接被强制输出高电平。然而，由于在此状态下，输出信号q的值不会受到输入信号d的影响，因此，此时的输入信号d、第一时钟信号ckt和第二时钟信号ckb具有不确定性，也就存在一种可能的情况：即输入信号d为低电平、第一时钟信号ckt为高电平、第二时钟信号ckb为低电平的情况，在该种情况下，传输模块110和置位部710之间会形成如图7中虚线箭头所示的电流泄露通路，电源信号会沿着该电流泄露通路发生电流泄露，以致造成功耗消耗，甚至导致锁存电路发生功能失效。
99.因此，为了避免上述电流泄露通路的形成，如图8所示，本公开示例性实施方式提供的控制模块130包括第二或非门801和第二反相器802，其中，该第二或非门801的输入端接入置位信号set，另外，该第二或非门801的输入端还可以接入另一个时钟信号clkb，这两个信号经过第二或非门801之后，该第二或非门801的输出端会输出第一时钟信号ckt。上述的第二反相器802的输入端与第二或非门801的输出端相连，第二反相器802的输出端输出第二时钟信号ckb。
100.从图8所示的控制模块130的电路图可以看出，当置位信号set为高电平的时候，第二或非门801会输出低电平，也就是说，此时的第一时钟信号ckt为低电平，同时，第二时钟信号ckb为高电平。而在第一时钟信号ckt为低电平、第二时钟信号ckb为高电平的时候，传输模块110会处于关闭状态，也就是说，通过图8所示的控制模块130，可以通过关闭传输模块110来避免传输模块110和锁存模块120之间形成电流泄露通路，从而达到避免电流泄露的情况发生。
101.另外，对于由图7和图8所组成的锁存电路，在置位信号set为低电平的时候，置位部710关闭。如果时钟信号clkb为低电平，则两个低电平通过第二或非门801之后会输出高电平，即此时的第一时钟信号ckt为高电平、第二时钟信号ckb为低电平。在第一时钟信号ckt为高电平、第二时钟信号ckb为低电平的时候，传输模块110会处于导通状态，此时的第二使能反相器720处于关闭状态，锁存模块120可以直接将输入信号d赋给输出信号q。
102.在置位信号set为低电平的时候，置位部710关闭。如果时钟信号clkb为高电平，则
这两个信号通过第二或非门801之后会输出低电平，即此时的第一时钟信号ckt为低电平、第二时钟信号ckb为高电平。在第一时钟信号ckt为低电平、第二时钟信号ckb为高电平的时候，传输模块110会处于关闭状态，此时的第二使能反相器720处于导通状态，锁存模块120可以锁存保持前一状态的d值，达到锁存输入信号d的目的。
103.由此可见，通过由图7和图8所组成的锁存电路，不仅可以在置位信号set为低电平的时候，具有正常的输出输入信号d或锁存输入信号d的功能，还可以在置位信号set为高电平的时候，关闭传输模块110，避免电流泄露通路的形成，从而达到避免电流泄露、节省功耗的目的。
104.实施方式四：
105.对于图7中所示的传输模块110和锁存模块120之间所存在的电流泄露通路的问题，本公开示例性实施方式还提供了另一种控制模块，参照图9，该控制模块130包括第四或非门901和第四反相器902，其中，该第四或非门901的输入端接入置位信号set，另外，该第四或非门901的输入端还可以接入另一个信号dc，其中，该信号dc可以是原始的输入信号d。这两个信号经过第四或非门901之后，该第四或非门901的输出端会通过第四反相器902输出用于输入传输模块110的改变后的输入信号d。上述的第四反相器902的输入端与第四或非门901的输出端相连，第四反相器902的输出端输出反相数据传输信号db。
106.从图9所示的控制模块130的电路图可以看出，当置位信号set为高电平的时候，第四或非门901会输出低电平，经过第四反相器902之后，此时的输入信号d会变为高电平vdd。即使此时第一时钟信号ckt为高电平、第二时钟信号ckb为低电平，传输模块110处于导通状态，由于该传输模块110输入的输入信号d为高电平vdd，其与置位部710之间也不会形成电流泄露通路，从而避免了传输模块110和锁存模块120之间形成电流泄露通路，同样可以达到避免电流泄露的情况发生。
107.另外，对于由图7和图9所组成的锁存电路，在置位信号set为低电平的时候，置位部710关闭。如果信号dc为低电平，则两个低电平通过第四或非门901之后会输出高电平，经过第四反相器902之后，此时的输入信号d为低电平。可以根据传输模块110处于导通状态或是关闭状态，来确定锁存模块120直接将输入信号d赋给输出信号q，或者是锁存输入信号d。
108.在置位信号set为低电平的时候，置位部710关闭。如果信号dc为高电平，则这两个信号通过第四或非门901之后会输出低电平，经过第四反相器902之后，此时的输入信号d为高电平。可以根据传输模块110处于导通状态或是关闭状态，来确定锁存模块120直接将输入信号d赋给输出信号q，或者是锁存输入信号d。
109.由此可见，通过由图7和图9所组成的锁存电路，不仅可以在置位信号set为低电平的时候，具有正常的输出输入信号d或锁存输入信号d的功能，还可以在置位信号set为高电平的时候，控制输入信号d为高电平，避免电流泄露通路的形成，从而达到避免电流泄露、节省功耗的目的。
110.结合上述四个实施方式可知，本公开示例性实施方式提供的锁存电路，通过控制模块对需要输入的输入信号或时钟信号进行控制，以在置位信号或复位信号为高电平时，控制传输模块和锁存模块之间无法形成电流泄露通路，从而可以避免在此种情况下发生电流泄露，达到节省功耗的目的；并且，经过该控制模块处理的输入信号或时钟信号，在置位信号或复位信号为低电平的时候，可以进行正常的输出输入信号d或锁存输入信号d，对锁
存电路的功能没有影响。
111.本公开示例性实施方式还提供了一种锁存电路的锁存方法，应用于上述的锁存电路，所述锁存电路包括：：传输模块、锁存模块和控制模块。参照图10，该锁存方法具体可以包括以下步骤：
112.步骤s102、通过传输模块将输入信号传输至锁存模块；
113.步骤s104、在置位信号或复位信号为低电平时，通过锁存模块锁存输入信号或输出输入信号；
114.步骤s106、在置位信号或复位信号为高电平时，通过控制模块控制传输模块和锁存模块之间无法形成电流泄露通路。
115.在本公开的一些实施例中，通过控制模块控制传输模块和锁存模块之间无法形成电流泄露通路包括：通过控制模块关闭传输模块，以使传输模块和锁存模块之间无法形成电流泄露通路。
116.在本公开的一些实施例中，传输模块包括：由第一时钟信号控制的第一nmos晶体管、由与第一时钟信号相反的第二时钟信号控制的第一pmos晶体管；通过控制模块控制传输模块和锁存模块之间无法形成电流泄露通路包括：通过控制模块改变第一时钟信号，以关闭传输模块。
117.在本公开的一些实施例中，传输模块包括：由第一时钟信号控制的第一nmos晶体管、由与第一时钟信号相反的第二时钟信号控制的第一pmos晶体管；通过控制模块控制传输模块和锁存模块之间无法形成电流泄露通路包括：通过控制模块改变输入信号为低电平，以使传输模块和锁存模块之间无法形成电流泄露通路。
118.上述锁存电路的锁存方法中各个步骤的具体细节已经在对应的锁存电路中进行了详细的描述，因此此处不再赘述。
119.本公开示例性实施方式还提供了一种电子设备，该电子设备可以包括：上述的锁存电路。其中，锁存电路的具体结构形式和工作原理已经在前述实施例中进行了详细描述，此处不再赘述。
120.在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时，可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本公开实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)，光介质(例如，dvd)、或者半导体介质(例如固态硬盘(solid state disk，ssd))等。本公开实施例中，计算机可以包括前面所述的装置。
121.尽管在此结合各实施例对本公开进行了描述，然而，在实施所要求保护的本公开过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求
中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
122.尽管结合具体特征及其实施例对本公开进行了描述，显而易见的，在不脱离本公开的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本公开的示例性说明，且视为已覆盖本公开范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。
技术特征：
1.一种锁存电路，其特征在于，包括：传输模块、锁存模块和控制模块；其中，所述传输模块，用于将输入信号传输至所述锁存模块；所述锁存模块，用于在置位信号或复位信号为低电平时，锁存所述输入信号或输出所述输入信号；所述控制模块，用于在所述置位信号或所述复位信号为高电平时，控制所述传输模块和所述锁存模块之间无法形成电流泄露通路。2.根据权利要求1所述的电路，其特征在于，所述传输模块包括并联设置的第一nmos晶体管和第一pmos晶体管；所述第一nmos晶体管由第一时钟信号控制，所述第一pmos晶体管由与所述第一时钟信号相反的第二时钟信号控制。3.根据权利要求2所述的电路，其特征在于，所述控制模块，用于改变所述第一时钟信号，以关闭所述传输模块。4.根据权利要求3所述的电路，其特征在于，所述控制模块包括第一或非门和第一反相器；其中，所述第一或非门的输入端接入所述复位信号，所述第一或非门的输出端输出所述第一时钟信号；所述第一反相器的输入端与所述第一或非门的输出端相连，所述第一反相器的输出端输出所述第二时钟信号。5.根据权利要求3所述的电路，其特征在于，所述控制模块包括第二或非门和第二反相器；其中，所述第二或非门的输入端接入所述置位信号，所述第二或非门的输出端输出所述第一时钟信号；所述第二反相器的输入端与所述第二或非门的输出端相连，所述第二反相器的输出端输出所述第二时钟信号。6.根据权利要求2所述的电路，其特征在于，所述控制模块，用于在所述复位信号为高电平时，控制所述输入信号为低电平；或者，在所述置位信号为高电平时，控制所述输入信号为高电平，以使所述传输模块和所述锁存模块之间无法形成电流泄露通路。7.根据权利要求6所述的电路，其特征在于，所述控制模块包括第三或非门和第三反相器；其中，所述第三或非门的输入端接入所述复位信号，所述第三或非门的输出端输出所述输入信号；所述第三反相器的输入端与所述第三或非门的输出端相连，所述第三反相器的输出端输出反相数据延迟传输信号。8.根据权利要求6所述的电路，其特征在于，所述控制模块包括第四或非门和第四反相器；其中，所述第四或非门的输入端接入所述置位信号，所述第四或非门的输出端输出所述输入信号；所述第四反相器的输入端与所述第四或非门的输出端相连，所述第四反相器的输出端输出反相数据传输信号。
9.根据权利要求4或7所述的电路，其特征在于，所述锁存模块包括复位部和第一锁存部；其中，所述复位部包括耦接在所述第一锁存部和接地电压的端子之间的第二nmos晶体管，并通过所述第二nmos晶体管的栅极接收所述复位信号。10.根据权利要求9所述的电路，其特征在于，所述第一锁存部包括：第一使能反相器、及串联设置的第五反相器和第六反相器；其中，所述第一使能反相器的输入端与所述第五反相器的输出端相连；所述第一使能反相器的输出端与所述第五反相器的输入端相连；所述第二nmos晶体管耦接在所述第五反相器的输入端；所述传输模块的输出端与所述第五反相器的输入端相连。11.根据权利要求5或8所述的电路，其特征在于，所述锁存模块包括置位部和第二锁存部；其中，所述置位部包括耦接在电源电压的端子和所述第二锁存部之间的第二pmos晶体管，并通过所述第二pmos晶体管的栅极接收对所述置位信号取反后的信号。12.根据权利要求11所述的电路，其特征在于，所述第二锁存部包括：第二使能反相器、及串联设置的第七反相器和第八反相器；其中，所述第二使能反相器的输入端与所述第七反相器的输出端相连；所述第二使能反相器的输出端与所述第七反相器的输入端相连；所述第二pmos晶体管耦接在所述第七反相器的输入端；所述传输模块的输出端与所述第七反相器的输入端相连。13.一种锁存电路的锁存方法，其特征在于，所述方法应用于锁存电路，所述锁存电路包括：传输模块、锁存模块和控制模块；所述方法包括：通过所述传输模块将输入信号传输至所述锁存模块；在置位信号或复位信号为低电平时，通过所述锁存模块锁存所述输入信号或输出所述输入信号；在所述置位信号或所述复位信号为高电平时，通过所述控制模块控制所述传输模块和所述锁存模块之间无法形成电流泄露通路。14.根据权利要求13所述的方法，其特征在于，通过所述控制模块控制所述传输模块和所述锁存模块之间无法形成电流泄露通路包括：通过所述控制模块关闭所述传输模块，以使所述传输模块和所述锁存模块之间无法形成电流泄露通路。15.根据权利要求14所述的方法，其特征在于，所述传输模块包括：由第一时钟信号控制的第一nmos晶体管、由与所述第一时钟信号相反的第二时钟信号控制的第一pmos晶体管；所述通过所述控制模块控制所述传输模块和所述锁存模块之间无法形成电流泄露通路包括：通过所述控制模块改变所述第一时钟信号，以关闭所述传输模块。16.根据权利要求13所述的方法，其特征在于，所述传输模块包括：由第一时钟信号控制的第一nmos晶体管、由与所述第一时钟信号相反的第二时钟信号控制的第一pmos晶体管；
所述通过所述控制模块控制所述传输模块和所述锁存模块之间无法形成电流泄露通路包括：通过所述控制模块在复位信号为高电平时，控制所述输入信号为低电平；或者，在置位信号为高电平时，控制所述输入信号为高电平，以使所述传输模块和所述锁存模块之间无法形成电流泄露通路。17.一种电子设备，其特征在于，包括如权利要求1-12中任一项所述的锁存电路。
技术总结
本公开是关于一种锁存电路及方法、电子设备，涉及集成电路技术领域。该锁存电路包括：一种锁存电路包括：传输模块、锁存模块和控制模块；其中，所述传输模块，用于将输入信号传输至所述锁存模块；所述锁存模块，用于在置位信号或复位信号为低电平时，锁存所述输入信号或输出所述输入信号；所述控制模块，用于在所述置位信号或所述复位信号为高电平时，控制所述传输模块和所述锁存模块之间无法形成电流泄露通路。本公开提供一种减小电流泄露的方法。本公开提供一种减小电流泄露的方法。本公开提供一种减小电流泄露的方法。
